KR100219557B1 - Card ic reset circuit - Google Patents
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Abstract
본 발명은 스마트 카드 IC의 리셋 회로에 관한 것이다. 본 발명에 따른 리셋 회로는, 내부회로들을 초기화시키기 위한 내부 리셋신호를 발생하는 반도체 집적회로의 리셋회로에 있어서, 리셋 신호가 외부에서 인가되는 패드, 파우워온시 소정의 펄스신호를 발생하는 파우워온 리셋 수단, 상기 펄스신호에 응답하여 초기화되고 상기 패드를 통해 입력되는 상기 리셋 신호의 노이즈를 제거하는 노이즈 필터 수단, 상기 펄스신호에 의해 셋되고 상기 노이즈 필터 수단의 출력에 의해 리셋되는 래치수단, 및 상기 노이즈 필터 수단의 출력과 상기 래치수단의 출력을 논리합하여 그 결과를 반전시켜 상기 내부 리셋신호로서 출력하는 논리수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 리셋 회로를 카드 IC에 채용하면, 전원공급전압이 인가되고 패드와 카드단말기의 핀 사이의 접촉불량으로 인해 리셋 신호가 카드 IC에 입력되지 않을 때, 상기 리셋 회로의 출력신호, 즉 상기 내부 리셋신호가 논리로우로 유지됨으로써 카드 IC의 초기상태가 유지되고, 이에 따라 카드 IC의 오동작이 방지되는 장점이 있다.The present invention relates to a reset circuit of a smart card IC. A reset circuit according to the present invention is a reset circuit of a semiconductor integrated circuit for generating an internal reset signal for initializing internal circuits. The reset circuit includes a pad to which a reset signal is externally applied, a power- A reset means, a noise filter means which is initialized in response to the pulse signal and removes noise of the reset signal input through the pad, latch means which is set by the pulse signal and is reset by the output of the noise filter means, And logic means for performing a logical sum of the output of the noise filter means and the output of the latch means, inverting the result of the logical sum, and outputting the result as the internal reset signal. Therefore, when the reset circuit according to the present invention is employed in the card IC, when the power supply voltage is applied and the reset signal is not inputted to the card IC due to the contact failure between the pad and the pin of the card terminal, That is, the internal reset signal is maintained at a logical low level, so that the initial state of the card IC is maintained, thereby preventing malfunction of the card IC.
Description
본 발명은 반도체 집적회로의 리셋 회로에 관한 것으로, 특히 스마트 카드용 집적회로(이하 카드 IC라 함)에 채용될 경우 카드단말기와 카드 IC의 신호 전달이 비정상적일 경우에 카드 IC의 오동작을 방지할 수 있는 리셋 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset circuit of a semiconductor integrated circuit, and more particularly to a reset circuit of a semiconductor integrated circuit which prevents malfunction of a card IC when signal transmission between a card terminal and a card IC is abnormal, To a reset circuit.
카드 IC가 장착되는 스마트 카드와 같이, 카드단말기로부터 일시적인 접촉에 의하여 전원공급전압, 리셋 신호, 클락 신호 등을 공급받는 장치에서는, 카드 IC의 패드와 카드단말기의 핀 사이의 접촉불량으로 인한 카드 IC의 오동작을 방지하는 것이 중요하다. 특히 접촉불량으로 인하여 리셋 신호가 입력되지 않을 경우에는, 카드 IC가 초기화되지 못하여 카드 IC에 내장되어 있는 CPU가 정상적인 프로그램 루틴을 수행하지 못하는 경우가 발생하고, 더욱이 카드 IC 내부의 EEPROM 데이터를 손상시키는 경우가 발생한다.In a device such as a smart card on which a card IC is mounted, in which a power supply voltage, a reset signal, a clock signal, or the like is supplied from the card terminal by temporary contact, It is important to prevent malfunction of the apparatus. Particularly, when the reset signal is not inputted due to the contact failure, the card IC is not initialized and the CPU built in the card IC can not execute the normal program routine. Further, the EEPROM data in the card IC is damaged A case occurs.
도 1은 카드단말기로부터 발생되어 카드 IC에 공급되는 전원공급전압과 리셋 신호의 타이밍도를 나타낸다. 도 1을 참조하면, 전원공급전압(VCC)이 카드 IC에 인가되기 전에 리셋 신호(RESET)가 논리로우로 유지됨으로써 이때 카드 IC가 초기화 되며, 시점 T1에서 전원공급전압(VCC)이 카드 IC에 인가된 후 소정의 시간이 지난 다음 시점 T2에서 리셋 신호(RESET)가 논리하이가 될 때 카드 IC가 리셋되어 정상적으로 동작된다.1 shows a timing diagram of a power supply voltage and a reset signal generated from a card terminal and supplied to a card IC. Referring to FIG. 1, the reset signal RESET is maintained at a logical low level before the power supply voltage VCC is applied to the card IC, so that the card IC is initialized. At the time T1, the power supply voltage VCC is applied to the card IC The card IC is reset and operated normally when the reset signal RESET becomes logic high at a time point T2 after a predetermined time elapses after being applied.
도 2는 일반적인 IC의 리셋 회로의 회로도를 나타낸다. 도 2를 참조하면, 일반적인 IC의 리셋 회로는, 리셋 신호(RESET)가 외부에서 인가되는 패드(1)와, 상기 패드(1)를 통해 입력되는 리셋 신호(RESET)의 노이즈를 제거하여 출력신호(OUT)를 출력하는 노이즈 필터 수단(3)과, 상기 노이즈 필터 수단(3)의 입력단을 풀업시키는 풀업수단(5)을 포함한다. 여기에서 상기 노이즈 필터 수단(3)은, 상기 패드(1)를 통해 입력되는 상기 리셋 신호(RESET)를 반전시키는 제1반전수단(INV1)과, 상기 제1반전수단(INV1)의 출력을 반전시키는 제2반전수단(INV2)과, 상기 제1반전수단(INV1)의 출력단 및 상기 제2반전수단(INV2)의 입력단 사이에 접속되는 저항(R1)과, 상기 제2반전수단(INV2)의 입력단 및 접지(VSS) 사이에 접속되는 커패시터(C1)와, 상기 패드(1)를 통해 입력되는 상기 리셋 신호(RESET) 및 상기 제2반전수단(INV2)의 출력을 논리합하여 반전시키는 노아수단(NOR1)을 포함하여 구성된다. 또한 상기 풀업수단(5)은 저항(Rp)으로 구성된다.2 shows a circuit diagram of a reset circuit of a general IC. 2, a reset circuit of a general IC includes a pad 1 to which a reset signal RESET is applied from the outside, and a reset signal RESET input through the pad 1, (5) for pulling up the input terminal of the noise filter means (3); a noise filter means (3) for outputting the noise filter means (OUT); The noise filter means 3 includes a first inverting means INV1 for inverting the reset signal RESET inputted through the pad 1 and a second inverting means for inverting the output of the first inverting means INV1, A resistor R1 connected between an output terminal of the first inverting means INV1 and an input terminal of the second inverting means INV2 and a second inverting means INV2 connected to the second inverting means INV2, A capacitor C1 connected between an input terminal and a ground VSS and a Noise means for inverting the output of the reset signal RESET input through the pad 1 and the output of the second inverter INV2 NOR1). The pull-up means 5 is constituted by a resistor Rp.
상기 일반적인 IC의 리셋 회로가 카드 IC에 사용되면, 상기 패드(1)와 카드단말기의 핀 사이의 접촉불량으로 인하여 도 1의 시점 T1에서 리셋 신호(RESET)가 입력되지 못하거나, 또는 카드단말기에 IC 카드를 삽입할 때 타이밍 오류로 인하여 도 1의 시점 T2부터 접촉되어 전원공급전압(VCC)과 리셋 신호(RESET)가 인가될 경우, 카드 IC의 내부회로들이 리셋, 즉 초기화되지 못하여 카드 IC의 오동작이 발생될 수 있는 문제점이 있다.If the reset circuit of the general IC is used in the card IC, the reset signal RESET can not be inputted at the time point T1 of FIG. 1 due to the contact failure between the pad 1 and the pin of the card terminal, When the power supply voltage VCC and the reset signal RESET are applied due to a timing error from the timing T2 of FIG. 1 due to a timing error when the IC card is inserted, the internal circuits of the card IC are reset, There is a problem that a malfunction may occur.
따라서 본 발명의 목적은, 카드단말기와 카드 IC의 신호 전달이 비정상적일 경우에도 카드 IC의 오동작을 방지할 수 있는 리셋 회로를 제공하는 데 있다.SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a reset circuit capable of preventing malfunction of a card IC even when signal transmission between a card terminal and a card IC is abnormal.
도 1은 카드단말기로부터 발생되어 카드 IC에 공급되는 전원공급전압과 리셋 신호의 타이밍도1 is a timing chart of a power supply voltage generated from a card terminal and supplied to a card IC and a reset signal
도 2는 일반적인 IC의 리셋 회로의 회로도2 is a circuit diagram of a reset circuit of a general IC
도 3은 본 발명의 실시예에 따른 리셋 회로의 회로도3 is a circuit diagram of a reset circuit according to an embodiment of the present invention.
도 4는 도 3의 리셋 회로의 동작 타이밍도Fig. 4 is a timing chart of operation of the reset circuit of Fig. 3
상기 목적을 달성하기 위한 본 발명에 따른 리셋 회로는, 내부회로들을 초기화시키기 위한 내부 리셋신호를 발생하는 반도체 집적회로의 리셋회로에 있어서, 리셋 신호가 외부에서 인가되는 패드; 파우워온시 소정의 펄스신호를 발생하는 파우워온 리셋 수단; 상기 펄스신호에 응답하여 초기화되고 상기 패드를 통해 입력되는 상기 리셋 신호의 노이즈를 제거하는 노이즈 필터 수단; 상기 펄스신호에 의해 셋되고 상기 노이즈 필터 수단의 출력에 의해 리셋되는 래치수단; 및 상기 노이즈 필터 수단의 출력과 상기 래치수단의 출력을 논리합하여 그 결과를 반전시켜 상기 내부 리셋신호로서 출력하는 논리수단을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a reset circuit of a semiconductor integrated circuit for generating an internal reset signal for initializing internal circuits, the reset circuit comprising: a pad to which a reset signal is applied from the outside; Power-on reset means for generating a predetermined pulse signal at power-on; Noise filter means which is initialized in response to the pulse signal and removes noise of the reset signal inputted through the pad; Latch means set by the pulse signal and reset by an output of the noise filter means; And logic means for performing a logical sum of an output of the noise filter means and an output of the latch means, inverting the result of the logical sum, and outputting the inverted result as the internal reset signal.
상기 본 발명에 따른 리셋 회로는 상기 노이즈 필터 수단의 입력단을 풀업시키는 풀업수단을 더 포함한다.The reset circuit according to the present invention further includes a pull-up means for pulling up the input terminal of the noise filter means.
바람직한 실시예에 의하면, 상기 노이즈 필터 수단은 상기 펄스신호의 포지티브 펄스에 의해 초기화된다. 상기 노이즈 필터 수단은, 상기 패드를 통해 입력되는 상기 리셋 신호를 반전시키는 제1반전수단과, 상기 제1반전수단의 출력을 반전시키는 제2반전수단과, 상기 제1반전수단의 출력단 및 상기 제2반전수단의 입력단 사이에 접속되는 저항과, 상기 제2반전수단의 입력단 및 접지 사이에 접속되는 커패시터와, 상기 제2반전수단의 입력단과 접지 사이에 접속되며 게이트에 상기 펄스신호가 인가되는 풀다운 트랜지스터와, 상기 패드를 통해 입력되는 리셋 신호 및 상기 제2반전수단의 출력을 논리합하여 반전시키는 노아수단을 포함한다. 또한 상기 래치수단은 상기 펄스신호의 포지티브 펄스에 의해 셋되고 상기 노이즈 필터 수단의 출력이 논리하이가 될 때 리셋된다.According to a preferred embodiment, the noise filter means is initialized by a positive pulse of the pulse signal. Wherein the noise filter means comprises a first inverting means for inverting the reset signal input through the pad, a second inverting means for inverting the output of the first inverting means, and a second inverting means for inverting the output terminal of the first inverting means and the output terminal of the first inverting means, A capacitor connected between the input terminal of the second inverting means and the ground, a capacitor connected between the input terminal of the second inverting means and the ground, and a pull- And a Noise means for performing a logical AND operation between the reset signal input through the pad and the output of the second inverting means and inverting the output. The latch means is also set by a positive pulse of the pulse signal and reset when the output of the noise filter means becomes a logic high.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 리셋 회로의 회로도를 나타낸다. 여기에서 도 2의 일반적인 IC의 리셋 회로와 동일한 구성요소에 대해서는 동일한 참조번호 및 동일한 참조기호가 사용된다.3 shows a circuit diagram of a reset circuit according to an embodiment of the present invention. Here, the same reference numerals and the same reference symbols are used for the same components as the reset circuit of the general IC of FIG.
도 3을 참조하면, 본 발명의 실시예에 따른 리셋 회로는, 리셋 신호(RESET)가 외부에서 인가되는 패드(1)와, 파우워온(Power On)시 소정의 펄스신호(POR)를 발생하는 파우워온 리셋 수단(7)과, 상기 펄스신호(POR)에 응답하여 초기화되고 상기 패드(1)를 통해 입력되는 리셋 신호(RESET)의 노이즈를 제거하는 노이즈 필터 수단(3a)과, 상기 노이즈 필터 수단(3a)의 입력단을 풀업시키는 풀업수단(5)과, 상기 펄스신호(POR)에 의해 셋되고 상기 노이즈 필터 수단(3a)의 출력에 의해 리셋되는 래치수단(9)과, 상기 노이즈 필터 수단(3a)의 출력과 상기 래치수단(9)의 출력을 논리합하여 그 결과를 반전시켜 내부 리셋신호(OUT)로서 출력하는 논리수단(11)을 포함한다.3, the reset circuit according to the embodiment of the present invention includes a pad 1 to which a reset signal RESET is applied from the outside and a pad 1 to which a predetermined pulse signal POR is generated at a power- A noise filter means 3a for removing noises of a reset signal RESET initialized in response to the pulse signal POR and inputted through the pad 1, Up means (5) for pulling up the input of the means (3a), latch means (9) set by the pulse signal (POR) and reset by the output of the noise filter means (3a) (11) for performing a logical sum of the output of the latch means (3a) and the output of the latch means (9), inverting the result thereof, and outputting the result as an internal reset signal (OUT).
여기에서 상기 노이즈 필터 수단(3a)은 인버터(INV2)의 입력단(노드 A)과 접지(VSS) 사이에 접속되며 게이트에 상기 펄스신호(POR)가 인가되는 풀다운 트랜지스터(M)를 포함하는 것이 도 1과 다르고, 다른 구성요소는 도 1과 동일하다. 상기 풀업수단(5)은 저항(Rp)으로 구성되고, 상기 래치수단(9)은 SR 래치형으로서, 상기 펄스신호(POR) 및 상기 노이즈 필터 수단(3a)의 출력을 각각 입력으로 받고 출력이 서로 크로스 커플되어 입력되는 2개의 노아게이트(NOR2,NOR3)로 구성된다. 또한 상기 논리수단(11)은 상기 노이즈 필터 수단(3a)의 출력과 상기 래치수단(9)의 출력을 입력으로하여 상기 내부 리셋신호(OUT)를 출력하는 노아게이트(NOR3)로 구성된다.The noise filter means 3a includes a pull-down transistor M connected between the input terminal (node A) of the inverter INV2 and the ground VSS and having the gate to which the pulse signal POR is applied 1, and the other components are the same as in Fig. The pull-up means 5 is constituted by a resistor Rp and the latch means 9 is an SR latch type and receives an output of the pulse signal POR and the output of the noise filter means 3a, And two NOR gates (NOR2 and NOR3) that are cross-coupled and input to each other. The logic means 11 is composed of a NOR gate NOR3 which receives the output of the noise filter means 3a and the output of the latch means 9 and outputs the internal reset signal OUT.
도 4는 도 3의 리셋 회로의 동작 타이밍도로서, 이를 참조하여 도 3의 리셋 회로의 동작을 설명하면 다음과 같다. 먼저 파우워온(Power On) 시, 즉 카드단말기로부터 전원공급전압(VCC)이 인가될 시 파우워온 리셋 수단(7)이 동작하여 포지티브 펄스신호(POR)를 자동으로 발생시키고, 상기 포지티브 펄스신호(POR)에 의해 노이즈 필터 수단(3a)의 풀다운 트랜지스터(M)가 턴온된다. 이에 따라 노이즈 필터 수단(3a)의 인버터(INV2)의 입력단(노드 A)이 논리로우가 되고, 노아게이트(NOR1)의 출력단(노드 B)이 논리로우가 된다. 즉 노이즈 필터 수단(3a)이 초기화된다. 또한 상기 포지티브 펄스신호(POR)에 의해 래치수단(9)이 셋되어, 그 출력단(C)이 논리하이가 된다. 따라서 최종 출력신호, 즉 상기 내부 리셋신호(OUT)는 논리로우가 되고, 이 논리로우의 내부 리셋신호(OUT)에 의하여 카드 IC의 내부회로들(미도시)이 초기화된다.4 is an operation timing diagram of the reset circuit of FIG. 3. Referring to FIG. 4, the operation of the reset circuit of FIG. 3 will be described below. The power-on reset means 7 is activated to automatically generate the positive pulse signal POR when the power supply voltage VCC is applied from the card terminal at the time of power on, POR) of the pull-down transistor M of the noise filter means 3a is turned on. As a result, the input terminal (node A) of the inverter INV2 of the noise filter means 3a becomes a logic low, and the output terminal (node B) of the NOR gate NOR1 becomes a logic low. That is, the noise filter means 3a is initialized. The latch means 9 is set by the positive pulse signal POR so that its output terminal C becomes logic high. Accordingly, the final output signal, that is, the internal reset signal OUT becomes a logic low, and the internal circuits (not shown) of the card IC are initialized by the internal reset signal OUT of the logic low.
이후 패드(1)를 통해 입력되는 리셋 신호(RESET)가 시점 T3에 논리로우가 되면, 소정의 지연 후에 노드 A가 논리하이가 되고 노드 B가 논리하이가 된다. 이에 따라 노드 B의 논리하이에 의해 래치수단(9)이 리셋되어, 그 출력단(C)이 논리로우가 된다. 따라서 상기 내부 리셋신호(OUT)는 계속 논리로우를 유지한다. 이후 소정의 시간이 지난 후, 시점 T4에 리셋 신호(RESET)가 논리하이가 되면, 노드 A가 논리로우가 되고 노드 B가 논리로우가 된다. 이에 따라 상기 내부 리셋신호(OUT)가 논리하이가 되고, 이 논리하이의 내부 리셋신호(OUT)에 의해 카드 IC의 내부회로들이 정상 동작되기 시작한다. 여기에서 특히 상기 리셋 신호(RESET)는 노이즈 필터 수단(3a)을 통과할 수 있도록 충분한 시간동안 논리로우레벨의 폭을 갖는 신호이어야 한다.Thereafter, when the reset signal RESET input through the pad 1 becomes logic low at a time point T3, after a predetermined delay, node A becomes logic high and node B becomes logic high. Hence, the logic high of the node B resets the latch means 9, causing its output C to be a logic low. Thus, the internal reset signal OUT maintains a logic low level. After a predetermined time elapses, when the reset signal RESET becomes logic high at time point T4, node A becomes a logic low and node B becomes a logic low. Accordingly, the internal reset signal OUT becomes logic high, and the internal circuits of the card IC start to operate normally by the internal reset signal OUT of the logic high. Here, in particular, the reset signal RESET must be a signal having a logic low level width for a sufficient time to pass through the noise filter means 3a.
좀더 설명하면, 도 2에 도시된 종래의 리셋 회로에서는 카드단말기로부터 입력되는 리셋 신호(RESET)에 의해 카드 IC의 내부회로들이 초기화되는 반면에, 도 3에 도시된 본 발명에 따른 리셋 회로에서는 상기 파우워온 리셋 수단(7)에서 자동으로 발생되는 포지티브 펄스신호(POR)에 의해 내부회로들이 초기화된다.More specifically, in the conventional reset circuit shown in FIG. 2, the internal circuits of the card IC are initialized by the reset signal RESET input from the card terminal, whereas in the reset circuit according to the present invention shown in FIG. 3, The internal circuits are initialized by the positive pulse signal POR generated automatically by the power-warm-reset means 7.
상술한 바와 같이 본 발명에 따른 리셋 회로를 카드 IC에 채용하면, 카드단말기와 카드 IC의 신호전달이 비정상적일 경우에도, 즉 카드 IC가 장착된 스마트 카드와 카드단말기 사이에 접촉불량이 발생하여 리셋 신호(RESET)가 카드 IC에 정상적으로 입력되지 못하거나 또는 늦게 입력될 경우에도, 상기 파우워온 리셋 수단(7)에서 자동으로 발생되는 포지티브 펄스신호(POR)에 의해 상기 내부 리셋신호(OUT)가 논리로우로 유지됨으로써 카드 IC의 내부회로들이 초기화된다. 이에 따라 카드 IC가 장착된 스마트 카드와 카드단말기 사이의 접촉불량에 기인하는 카드 IC의 오동작이 방지될 수 있는 장점이 있다.As described above, when the card IC uses the reset circuit according to the present invention as described above, even when signal transmission between the card terminal and the card IC is abnormal, that is, when a contact failure occurs between the smart card on which the card IC is mounted and the card terminal, The internal reset signal OUT is controlled by the positive pulse signal POR automatically generated by the power-on reset means 7 even when the signal RESET is not normally input to the card IC or is input late, The internal circuits of the card IC are initialized. Accordingly, there is an advantage that a malfunction of the card IC due to the contact failure between the smart card on which the card IC is mounted and the card terminal can be prevented.
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