KR100211759B1 - Dual back bias voltage supplying device - Google Patents
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Abstract
동일한 반도체칩의 기판상에 형성되는 엔모오스 트랜지스터 및 상기 엔모오스트랜지스터들로 구성된 로직회로들의 동작 특성을 고려하여 백 바이어스 전압을 다르게 공급할 수 있도록 서로다른 영역에 서로다른 레벨의 백 바이어스를 공급하는 장치에 관한 것이다. 상기의 듀얼 백 바이어스 전압 발생기는 동일 반도체 기판상에 형성되어 소정 레벨의 백 바이어스 전압을 입력받는 제1 및 제2기판영역과, 전원전압의 입력에 응답하여 제1레벨의 백 바이어스 전압을 발생하여 상기 제1기판영역에 공급하는 백 바이어스 전압 발생수단과, 상기 백 바이어스 전압 발생수단의 출력노드와 상기 제2기판영역 사이에 접속되어 상기 발생된 제1레벨의 백 바이어스 전압을 제2레벨의 백 바이어스 전압으로 변환하여 출력하는 전압레벨변환수단을 포함하여 구성된다.Apparatus for supplying different levels of back bias to different regions to supply different back bias voltages in consideration of the operating characteristics of the NMOS transistor and the logic circuits formed of the NMOS transistors formed on the substrate of the same semiconductor chip It is about. The dual back bias voltage generator is formed on the same semiconductor substrate to generate the first and second substrate regions receiving the back bias voltage of a predetermined level, and generates a back bias voltage of the first level in response to the input of the power supply voltage. A back bias voltage generating means for supplying the first substrate region, and an output node of the back bias voltage generating means and the second substrate region are connected to the back bias voltage of the first level. And voltage level converting means for converting and outputting the bias voltage.
Description
제1도는 본 발명의 실시예에 따른 듀얼 백 바이어스 공급을 서로 다른 영역에 각각 공급하기 위한 반도체 기판상의 구성 관계를 도시한 도면.1 is a diagram illustrating a configuration relationship on a semiconductor substrate for supplying dual back bias supplies to different regions according to an embodiment of the present invention.
제2도는 본 발명의 실시예 따른 듀얼 백 바이어스를 서로다른 영역의 웰에 공급시의 아이솔레이션의 관계를 도시한 도면.2 is a diagram showing the relationship between the isolation when the dual back bias is supplied to wells of different regions according to an embodiment of the present invention.
제3도는 본 발명의 또다른 실시예에 따른 듀얼 백 바이어스 공급을 서로 다른 영역에 각각 공급하기 위한 반도체 기판상의 구성관계를 도시한 도면.3 is a diagram showing a configuration relationship on a semiconductor substrate for respectively supplying dual back bias supplies to different regions according to another embodiment of the present invention.
제4도는 제3도에 도시된 모오스 다이오드의 단면을 도시한 도면.4 is a cross-sectional view of the MOS diode shown in FIG.
본 발명은 반도체 메모리 장치의 기판에 백 바이어스(bask bias) 전압을 공급하는 장치에 관한 것으로, 특히 하나의 메모리칩내에 형성되는 서로다른 영역에 서로다른 레벨의 백 바이어스를 공급하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for supplying a back bias voltage to a substrate of a semiconductor memory device, and more particularly to an apparatus for supplying different levels of back bias to different regions formed in one memory chip.
일반적으로, 반도체 기판상에 집적된 반도체 메모리 장치는 칩상에 제조된 모오스트랜지스터들의 드레쉬홀드전압의 안정화, 기생용량(parasitic capacitance)의 감소 및 외부신호의 언더슈트(under shoot)로 인한 오동작 등을 방지하기 위하여 상기 반도체 기판에 소정 레벨의 백 바이어스 전압을 공급한다. 이러한, 백 바이어스의 전압 레벨은 통상적으로 -2볼트 내지 -3볼트의 음전압이다. 엔형의 모오스 트랜지스터 및 엔형의 도전성을 가지며 폴리실리콘(또는 엔형의 확산영역)으로 된 캐패시터로 구성되는 디램(DRAM)의 메모리셀의 경우에는 -2볼트 내지 -2.5볼트의 음전압을 기판에 인가시켜 주는 것이 보편화되어 있는 기술이다. 상기 백 바이어스 전압은 기판전압이라고도 불리운다. 상기와 같은 백 바이어스 전압은 전술한 바와 같이 모오스 트랜지스터의 드레쉬홀드에 영향을 미치며, 반도체 메모리 디바이스의 속도와 저전원전압의 마진(Low voltage margin)등에 적지 않은 영향을 준다.In general, a semiconductor memory device integrated on a semiconductor substrate may prevent stabilization of a threshold voltage, reduction of parasitic capacitance, and malfunction due to an under shoot of an external signal of MOS transistors manufactured on a chip. To prevent this, the semiconductor substrate is supplied with a predetermined level of back bias voltage. This voltage level of the back bias is typically a negative voltage of -2 volts to -3 volts. In the case of a DRAM memory cell composed of an N-type MOS transistor and an N-type conductivity and a capacitor made of polysilicon (or an N-type diffusion region), a negative voltage of -2 volts to -2.5 volts is applied to a substrate. Giving is a common technique. The back bias voltage is also called a substrate voltage. As described above, the back bias voltage affects the threshold of the MOS transistor, and has a significant effect on the speed of the semiconductor memory device, the low voltage margin, and the like.
상기와 같이 백 바이어스가 칩에 미치는 영향에도 큼에도 불구하고 현재 생산·판매되고 있는 범용의 반도체 메모리 장치 등은 하나의 백 바이어스 발생기로부터 출력되는 하나의 백 바이어스 전압 VBB만을 엔모오스 트랜지스터의 기판에 공급하여 이용할 뿐이다. 상기와 같은 백 바이어스 발생기(back bias generator)등은 대한민국 특허공보 공고번호 제89-5159호(미국합중국 특허번호 제4,920,280호) 등에 개시된 백 바이어스 전압 발생기등의 기술이 이용될 수 있다.Although the back bias has a great effect on the chip as described above, the general-purpose semiconductor memory devices and the like currently produced and sold supply only one back bias voltage VBB output from one back bias generator to the substrate of the NMOS transistor. Just use it. As such a back bias generator, a back bias voltage generator or the like disclosed in Korean Patent Publication No. 89-5159 (US Pat. No. 4,920,280) may be used.
그러나, 종래의 대다수의 반도체 메모리 장치는 상기와 같이 단일의 백 바이어스 발생기를 이용하여 엔모오스 트랜지스터가 형성되는 기판에 공급함으로써 엔모오스 트랜지스터의 역할이나 특정 기능 혹은 엔모오스 트랜지스터들로 구성된 로직 회로들의 동작 특성을 향상시킬 수가 없었다.However, most of the conventional semiconductor memory devices use a single back bias generator as described above to supply a substrate on which an NMOS transistor is formed, thereby acting as an NMOS transistor or a specific function or operation of logic circuits composed of NMOS transistors. Could not improve the characteristics.
따라서, 본 발명의 목적은 동일한 반도체 메모리 장치내에서 서로 다른 레벨의 백 바이어스를 서로 다른 영역에 형성된 모오스 트랜지스터의 기판의 전압을 제어하는 듀얼 백 바이어스 공급 장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide a dual back bias supply device for controlling the voltage of a substrate of a MOS transistor having different levels of back bias in different regions in the same semiconductor memory device.
본 발명의 다른 목적은 단일의 백 바이어스 발생기를 이용하여 반도체 메모리 장치내의 서로다른 영역에 형성된 모오스 트랜지스터의 기판 전압의 레벨을 서로 다르게 제어하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for controlling the level of the substrate voltage of the MOS transistor formed in different regions in the semiconductor memory device differently using a single back bias generator.
본 발명의 또다른 목적은 듀얼 백 바이어스를 이용하여 엔모오스 트랜지스터가 형성된 영역의 기판전압을 서로 다르게 제어하여 반도체 메모리 장치의 특성을 향상시키는 구성을 제공함에 있다.Another object of the present invention is to provide a configuration in which the characteristics of the semiconductor memory device are improved by controlling the substrate voltage of the region in which the NMOS transistor is formed by using the dual back bias.
상기한 목적들은 동일 반도체 기판상에 형성되어 소정 레벨의 백 바이어스 전압을 입력받는 제1 및 제2 기판영역과, 전원전압의 입력에 응답하여 제1레벨의 백 바이어스 전압을 발생하여 상기 제1기판영역에 공급하는 백 바이어스 전압 발생수단과, 상기 백 바이어스 전압 발생수단의 출력노드와 상기 제2기판영역 사이에 접속되어 상기 발생된 제1레벨의 백 바이어스 전압을 제2레벨의 백 바이어스 전압으로 변환하여 출력하는 전압레벨변환수단으로 구성된 반도체 메모리 장치를 제공함으로서 달성된다.The above objects are provided on the first and second substrate regions formed on the same semiconductor substrate to receive a predetermined level of back bias voltage, and generate a first level back bias voltage in response to input of a power supply voltage. A back bias voltage generating means for supplying a region, and connected between an output node of the back bias voltage generating means and the second substrate region to convert the generated back bias voltage into a back bias voltage of a second level. It is achieved by providing a semiconductor memory device comprising a voltage level converting means for outputting.
본 발명의 다른 원리에 의한 백 바이어스 공급 장치는, 동일한 반도체 기판상에 형성되어 소정 레벨의 백 바이어스 전압을 입력받는 제1 및 제2 기판영역과, 출력노드가 상기 제1 및 제2기판영역에 각각 접속되어 있으며, 전원전압의 입력에 응답하여 서로다른 레벨의 백 바이어스 전압을 발생하는 제1 및 제2백 바이어스 전압 발생수단으로 구성함을 특징으로 한다.According to another principle of the present invention, a back bias supply apparatus includes a first and a second substrate region formed on a same semiconductor substrate and receiving a back bias voltage of a predetermined level, and an output node is provided in the first and second substrate regions. The first and second back bias voltage generating means are connected to each other and generate back bias voltages having different levels in response to input of a power supply voltage.
이하 본 발명에 따른 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명의 실시예에 따른 백 바이어스 공급을 서로 다른 영역에 각각 공급하기 위한 반도체 기판상의 구성 관계를 도시한 도면이다. 메모리칩(10)내에는 메모리셀들이 형성된 다수의 메모리셀 어레이 12, 14, 16, 18들과 서로 다른 레벨의 백 바이어스 전압 VBBα와 VBBβ(여기서 VBBα와 VBBβ는 음전압이며, VBBα ≠ VBBβ의 관계를 갖는다)를 각각 발생하는 제1, 제2백 바이어스 전압 발생기 20, 22가 형성되어 있다. 상기 메모리칩 10내의 메모리셀 어레이 12, 14, 16, 18들과 제1, 제2백 바이어스 전압 발생기 20, 22들은 통상의 반도체 제조 공정을 통하여 반도체 기판상에 만들어진다. 상기 메모리칩 10의 반도체 기판의 제2기판영역 50, 52는 해당영역상에 형성된 콘텍(contact) 25를 통해 상기 제2백 바이어스 전압 발생기 22의 출력노드에 접속된 도전라인(금속라인) 26과 접속되어 있으며, 그 이외의 메모리칩 10의 제1기판영역 54들은 소정의 간격으로 이격된 콘텍 28을 통하여 제1백 바이어스 전압 발생기 20의 출력노드에 접속된 도전라인 24에 접속되어 있다.1 is a diagram showing a configuration relationship on a semiconductor substrate for respectively supplying back bias supplies to different regions according to an embodiment of the present invention. In the memory chip 10, a plurality of memory cell arrays 12, 14, 16, and 18 on which memory cells are formed have different levels of back bias voltages VBBα and VBBβ (where VBBα and VBBβ are negative voltages and the relationship between VBBα ≠ VBBβ). First and second back bias voltage generators 20 and 22 are respectively formed. The memory cell arrays 12, 14, 16, and 18 and the first and second back bias voltage generators 20 and 22 in the memory chip 10 are formed on a semiconductor substrate through a conventional semiconductor manufacturing process. The second substrate regions 50 and 52 of the semiconductor substrate of the memory chip 10 may be connected to a conductive line 26 connected to an output node of the second back bias voltage generator 22 through a contact 25 formed on the corresponding region. The other first substrate regions 54 of the memory chip 10 are connected to the conductive line 24 connected to the output node of the first back bias voltage generator 20 through the contact 28 spaced at predetermined intervals.
상기와 같이 출력전압의 레벨이 서로 상이한 제1, 제2백 바이어스 전압 발생기 20, 22의 출력 전압을 전송하는 도전라인 24, 26들을 해당 영역에 형성된 콘텍 25, 28을 통하여 각각 공급함으로써 동일한 칩상에서 서로다른 레벨의 백 바이어스 전압으로서 특정 영역에 형성된 엔모오스 트랜지스터의 특성과 이러한 엔모오스 트랜지스터들로 구성된 로직회로의 특성을 변화시킬 수 있게 된다.As described above, the conductive lines 24 and 26 which transmit the output voltages of the first and second back bias voltage generators 20 and 22 having different levels of output voltage are supplied through the contacts 25 and 28 formed in the corresponding areas, respectively, on the same chip. It is possible to change the characteristics of the NMOS transistor formed in a specific region as the back bias voltage of different levels and the characteristics of the logic circuit composed of such NMOS transistors.
제2도는 본 발명실시예에 따른 듀얼 백 바이어스를 서로다른 영역의 웰에 공급시의 아이솔레이션의 관계를 도시한 도면으로서, 제1도에 대한 단면도를 부분적으로 나타낸 것이다. 서로다른 백 바이어스 전압의 레벨로 제어되는 제1기판영역 54 및 제2기판영역 50, 52들을 피형웰 30, 32를 이용하여 전기적으로 분리(Isolation)시킨 예를 보여준다. 본 발명에서는 엔형 반도체 기판 10상에 형성되어 제1백 바이어스 전압 VBBα과 제2백 바이어스 전압 VBBβ에 의해 제어되는 제1기판영역 54과 제2기판영역 50, 52들을 피형웰 30, 32들을 이용하여 분리시켰으나, 반드시 웰로 분리시킬 필요는 없다. 웰을 이용하여 제1기판영역과 제2기판영역을 분리시키지 않은 경우 서로다른 백 바이어스 전압에 의해 제어되는 부분들의 경계가 분명하여 지지 않고, 경계부분에서의 서로다른 백 바이어스 전압 레벨이 비스듬이(Gradient)하게 변화될 뿐이다.FIG. 2 is a diagram showing the relationship between the isolation when the dual back bias is supplied to the wells of different regions according to the exemplary embodiment of the present invention, and is a partial cross-sectional view of FIG. An example in which the first substrate region 54 and the second substrate regions 50 and 52 controlled by different back bias voltage levels are electrically isolated using the wells 30 and 32 is shown. In the present invention, the first substrate region 54 and the second substrate regions 50 and 52 formed on the N-type semiconductor substrate 10 and controlled by the first back bias voltage VBBα and the second back bias voltage VBBβ are formed using the wells 30 and 32. Although separated, it does not necessarily have to be separated into wells. When the first substrate region and the second substrate region are not separated by the well, the boundaries of the portions controlled by the different back bias voltages do not become clear, and the different back bias voltage levels at the boundary portions are oblique. It is just a gradient.
제3도는 본 발명의 또다른 실시예에 따른 듀얼 백 바이어스 공급을 서로 다른 영역에 각각 공급하기 위한 반도체 기판상의 구성 관계를 도시한 도면으로서, 이는 단일의 백 바이어스 전압 발생기 20와 피모오스 트랜지스터 60과 엔모오스 트랜지스터 65들을 이용하여 제1기판영역 54과 제2기판영역 50, 52에 레벨이 서로다른 백 바이어스 전압을 공급하는 경우를 나타낸 것이다.3 is a diagram illustrating a configuration relationship on a semiconductor substrate for supplying dual back bias supplies to different regions according to another embodiment of the present invention, which is a diagram of a single back bias voltage generator 20 and a PMOS transistor 60; The case where the back bias voltages having different levels are supplied to the first substrate region 54 and the second substrate regions 50 and 52 using the NMOS transistors 65 is shown.
즉, 백 바이어스 전압 발생기 20으로부터 출력되는 백 바이어스 전압 VBB를 도진라인 24를 이용하여 제1기판영역 54들에 공급한다. 그리고, 상기 백 바이어스 전압 VBB와 레벨이 다른 백 바이어스 전압 VBB-α를 필요로하는 제2기판영역 50, 52는 상기 도전라인 24와 상기 제2기판영역 50, 52의 상부에 형성된 콘텍 28에 접속된 도전라인 26의 사이에 다이오드 접속된 피모오스 트랜지스터 60과 엔모오스 트랜지스터 65의 소오스와 드레인을 접속하여 드레쉬홀드만큼 강하된 백 바이어스 전압 VBB-α를 공급하도록 구성되어 있다.That is, the back bias voltage VBB output from the back bias voltage generator 20 is supplied to the first substrate regions 54 using the induction line 24. The second substrate regions 50 and 52 that require a back bias voltage VBB-α having a different level from the back bias voltage VBB are connected to the contact 28 formed on the conductive line 24 and the second substrate regions 50 and 52. The source and drain of the diode-connected PMOS transistor 60 and the NMOS transistor 65 are connected between the conductive lines 26 to supply the back bias voltage VBB-α which is lowered by a threshold.
따라서, 상기 제3도와 같이 구성된 듀얼 백 바이어스 전압 공급장치는 단일의 백 바이어스 전압 발생기와 모오스 트랜지스터를 이용하여 백 바이어스 전압의 레벨을 조절하여 서로다른 레벨의 백 바이어스 전압을 간단히 발생시키어 동일한 칩내에서 서로다른 백 바이어스 전압으로 제어되는 기판영역을 제작할 수 있다. 이때, 상기 제3도와 같은 구성에서, 제1기판영역 54과 제2기판영역 50, 52는 전술한 바와 같이 웰을 이용하여 분리하는 방법과 분리시키지 않는 방법을 선택적으로 사용할 수 있다.Therefore, the dual back bias voltage supply device configured as shown in FIG. 3 adjusts the level of the back bias voltage using a single back bias voltage generator and a MOS transistor to simply generate different levels of back bias voltage to each other in the same chip. Substrate regions controlled by different back bias voltages can be fabricated. At this time, in the configuration as shown in FIG. 3, the first substrate region 54 and the second substrate regions 50 and 52 may be selectively used as a method of separating using a well and a method of not separating the substrate.
제4도는 제3도에서 다이오드 접속된 엔모오스 트랜지스터 65의 단면을 도시한 것으로, 상기 엔형 반도체 기판 10상에서 서로 이격되어 형성된 제1, 제2피형 웰들과, 상기 제1, 제2피형 웰들의 각각에 형성되어진 제1, 제2엔형 영역에 접속된 소오스, 드레인 전극 및 상기 제1, 제2피형 웰들을 접속하는 게이트전극으로 구성되며, 상기 게이트전극과 드레인전극은 접속되어 있다.FIG. 4 is a cross-sectional view of the diode-connected NMOS transistor 65 in FIG. 3, wherein the first and second corrugated wells formed on the N-type semiconductor substrate 10 are spaced apart from each other, and each of the first and second corrugated wells. And a source electrode and a drain electrode connected to the first and second yen-type regions formed in the gate electrode and a gate electrode connecting the first and second wells, wherein the gate electrode and the drain electrode are connected.
상술한 바와 같이 본 발명은 동일한 반도체칩의 기판상에 형성되는 엔모오스 트랜지스터 및 상기 엔모오스트랜지스터들로 구성된 로직회로들의 동작 특성을 고려하여 백 바이어스 전압을 다르게 공급함으로써 반도체 메모리 디바이스의 특성을 보다 향상시킬 수 있는 이점이 있다.As described above, the present invention further improves the characteristics of the semiconductor memory device by supplying different back bias voltages in consideration of the operation characteristics of the NMOS transistors formed on the substrate of the same semiconductor chip and the logic circuits formed of the NMOS transistors. There is an advantage to this.
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