KR100210558B1 - 불휘발성 반도체 기억 장치 및 그 제조 공정 - Google Patents
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Abstract
본 발명은 실리콘 필러가 에피택셜 성장에 의해 형성되어 채널 길이의 분균일성을 억제하여 게이트 소화물 막의 질을 개선시키는 불휘발성 반도체 기억 장치를 제공하는 것이다. 제조시, 에피택셜 실리콘 필러는 P-형 실리콘 기판상에 선택적인 에피택셜 성장에 의해 형성되고 게이트 산화물 막은 전체 에리어상에 형성된다. 다결정 실리콘은 증착되고 에칭백되어 플로우팅 게이트로서 작용하는 제1다결정 실리콘 막을 형성한다. 이온 주입은 에피택셜 실리콘 필러의 최상부에 드레인 영역을 형성하고 실리콘 기판의 표면상에 소스 영역을 형성시키도록 수행된다. 계층화된 절연막은 형성되고 다결정 실리콘은 증착되고 에칭백되어 플로우팅 게이트의 측면을 커버하는 제2다결정 실리콘 막을 형성하고 제어 게이트로서 작용한다. 비트선은 드레인 영역상에 형성된다.
Description
제1도 내지 제7도는 본 발명이 적용되는 불휘발성 반도체 기억 장치의 서로 다른 제조 공정 단계를 도시한 도면.
제8도는 종래 불휘발성 반도체 저장 장치를 도시한 개요적인 정면도.
제9도는 제8도의 선 A-A'를 잘라서 본 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 실리콘 산화물
3 : 에피택셜 실리콘 필터 4 : 게이트 산화물막
5 : 다결정 실리콘막
[발명의 배경]
본 발명은 불휘발성 반도체 기억장치 및 그 제조 공정에 관한 것이며, 특히 3차원 구조를 갖는 전기적으로 소거가능한 불휘발성 반도체 기억 장치 및 그 제조 공정에 관한 것이다.
[관련 기술의 설명]
최근에, 반도체 기억 장치의 기억 용량 및 집적도가 증가함에 따라서, 3차원 구조의 메모리셀을 갖는 불휘발성 반도체 기억 장치를 셀 어레이가 고밀도로 배열된 반도체 기억 장치로서 제조하는 것에 대해 관심이 집준되어 왔다. 이와같은 불휘발성 반도체 기억장치의 전형적인 일예가 Performance of the 3-D Sialewall Flash EPROM Cell, IEEE IEDM 93.2.1, 1933.에 서술되어 있다.
EEPROM 플래시 메모리의 구조 및 제조 공정이 제8도 및 제9도를 참조하여 이하에 서술된다. 제8도는 종래 3차원 EEPROM 플래쉬 메모리의 정면도이고 제9도는 제8도의 선 A-A'를 따라서 잘라서 본 단면도이다. 제8도 및 9도에서 알 수 있는 바와 같이, 에칭에 의해 형성된 다수의 P-형 실리콘 필러(pillars)(12)는 실리콘 기판(1)상에 행렬로 배열된다. 플로우팅 게이트(floating gate)로서 작용하는 다결정 실리콘막(5)은 게이트 산화물막(4)을 갖는 실리콘 필러(12) 각각이 주위에 형성되는데, 상기 게이트 산화물막은 상기 필터간에 삽입되어 있다.
드레인 영역(6)은 실리콘 필러(12) 각각의 최상부에 형성되고 소스 영역(7)은 각 실리콘 필러(12) 주위이 실리콘 기판(1) 표면상에 연속적으로 형성된다. 제어 게이트로서 작용하는 제2다결정 실리콘막(9)은 계층화된 절연막(8)을 갖는 플로우팅 게이트로서 작용하는 다결정 실리콘막(5) 각각의 주위에 형성되는데, 상기 계층화된 절연막은 상기 다결정 실리콘막(5) 사이에 삽입되어 있다. 제2다결정 실리콘막(9)은 행방향으로 연속적으로 형성되어 워드선을 구성한다. 제2다결정 실리콘막(9)의 표면은 층간절연막(10)으로 커버된다. 실리콘 필러(12)상에 형성된 드레인 영역은 열방향으로 확장되는 비트선(11)에 공통으로 접속된다.
EEPROM은 다음 방식으로 형성된다.
① 실리콘 산화물막의 에칭 마스크가 P-형 실리콘 기판(1)상에 형성되고 실리콘 기판(1)은 RIE(반응성 이온 에칭)에 의해 에칭되어 실리콘 필러(12)를 형성한다.
② 게이트 산화물막(4)은 열산화에 의해 형성되고 다결정 실리콘의 증착 및 에칭백은 실리콘 필러(12) 각각의 측면상에 다결정 실리콘막(5)을 형성하도록 수행된다.
③ 비소 이온 주입은 드레인 영역(6) 및 소스 영역(7)을 형성하도록 수행된다.
④ 계층화된 절연막(8)은 전체 에리어에 걸쳐 형성되고 다결정 실리콘의 증착 및 에칭백은 플로우팅 게이트의 주변을 커버하고 행 방향으로 제2필러(2)간의 갭을 채우도록 제2다결정 실리콘막(9)을 형성하도록 수행된다.
⑤ 층간 절연막(10)이 형성된다.
⑥ 제2필러(12)상의 층간 절연막(10)은 제거되고 금속막의 증착 및 패턴닝은 비트선(11)을 형성하도록 수행된다.이 공정에 의하여, 3차원 EEPROM 플래쉬 메모리가 제조된다.
상술된 종래 공정에 따르면, 실리콘 필러가 기판 에칭에 의해 형성되기 때문에, 동일한 높이로 실리콘 필러를 형성하기가 어렵다. 높이가 메모리 셀 트랜지스터의 채널 길이를 결정하는 중요한 파라메터이지만, 종래 공정에 의해 제조된 메모리 셀 트랜지스터의 실리콘 필러 높이가 불균일하기 때문에, 이들 실리콘 필러는 데이터의 소거 및 기록시 임계값 Vт의 큰 불균일성을 나타내므로 메모리셀이 오기능(판독 출력시 에러)할 확률도가 높게 되는 결점을 야기시킨다.
더구나, 상술된 메모리셀에서, 데이터 소거시, 고전압은 소스 영역(7)에 인가되어 플로우팅 게이트(다결정 실리콘막 (5))으로부터 전자를 제거한다(다결정 실리콘막(5)). 이 예에서, 게이트 산화물막(4)을 터널 산화물막으로서 사용한다. 게이트 산화물막이 실리콘 필러의 형성동안 수행되는 에칭에 의해 손상받는 실리콘 기판(1)의 열산화에 의해 얻어지기 때문에, 게이트 산화물막은 실리콘 기판(1)의 결함부분을 초래하여 고질의 막으로서 형성될 수 없다. 결국, 메모리 셀이 기록 반복 특성 및 소거 특성을 나쁘게 하는 문제가 있다.
또한, 일본 특허 공개 공보 제6-112503호에 서술된 불휘발성 반도체 기억 장치 및 그 제조 공정에서, 터널 산화물막 형성시, 그루브는 에칭에 의해 실리콘 기판상에 형성되고 플로우팅 게이트, 층간 절연막, 제어 게이트등이 그루브내에 형성된다. 이 경우, 터널 산화물막이 상기 에칭에 의해 손상받는 실리콘 기판의 그루브의 최하부 및 측벽의 열산화로 인해 형성되기 때문에, 터널 산화물막의 질이 좋지 않게 되어 메모리 셀의 신뢰도를 저하시킨다.
[발명의 요약]
본 발명의 목적은 실리콘 필러 높이의 불균일성을 최소화하고 고질의 터널 산화물막을 깨끗한 실리콘 기판에서 형성하여 메모리셀의 기록 및 소거시 양호한 반복 특성을 갖도록 하고 양호한 데이터 유지 특성을 갖도록 하는 불휘발성 반도체 장치를 제공하는 것이다.
상술된 목적을 성취하기 위하여, 본 발명의 양상을 따른 불휘발성 반도체 저장 장치는 실리콘 기판, 실리콘 다결정의 에피택셜 성장에 의해 행렬로 형성된 다수의 에피택셜 실리콘 필러, 이 에피택셜 실리콘 필러들간의 실리콘 기판상에 형성되는 소스 영역, 이 에피택셜 실리콘 필러상에 형성되는 다수의 드레인 영역, 이 에피택셜 실리콘 필러의 각 열 방향으로 상기 드레인 영역을 상호 접속시키기 위한 상기 드레인 영역상에 형성되는 행렬의 각 열에 대한 다수의 비트선, 상기 에피택셜 실리콘 필러간에 형성되고 상기 실리콘 기판에서 상기 에피택셜 실리콘 필러의 측면으로 확장되는 다수의 제1게이트 절연막, 상기 에피택셜 실리콘 필러의 측면을 제1게이트 절연막으로 둘러쌓는 다수의 플로우팅 게이트, 상기 플로우팅 게이트를 커버하는 다수의 제2게이트 절연막 및 행 방향으로 상기 에피택셜 실리콘 필러간의 갭에 위치되고 행방향으로 연속적으로 확장되는 다수의 제어 게이트를 구비한다.
열방향의 상기 에피택셜 실리콘 필러간의 거리는 행방향의 상기 에피택셜 실리콘 필러간의 거리보다 크고 제어 게이트들은 열방향에서 상호 분리된다.
본 발명의 또다른 양상을 따른 불휘발성 반도체 장치는 실리콘 기판상에 절연막을 형성하고 다수의 구멍(perforations)을 절연막내에 형성하는 단계와, 상기 절연막을 마스크로서 이용하여 실리콘을 선택적으로 성장시켜 필러 형태로 단결정 에피택셜층을 형성시키는 단계와, 열산화에 의해 전체 에리어상에 게이트 절연막을 형성하는 단계와, 다결정 실리콘을 증착시키고 에칭백하여 단결정 에피택셜층의 필러의 측면상에 다수의 플로우팅 게이트를 형성하는 단계와, 불순물을 주입하여 단결정 실리콘층 및 플로우팅 게이트로 커버되지 않는 실리콘 기판 표면 및 단결정 에피택셜층 표면의 최상부에서 고농도 확산층을 형성하는 단계와, 상기 플로우팅 게이트의 표면상에 제2게이트 절연막을 형성하는 단계와, 다결정 실리콘을 증착하고 에칭백하여 상기 플로우팅 게이트의 측면을 커버하는 다수의 제어 게이트를 형성하고 행방향의 단결정 에피택셜층의 필러간의 갭을 채우는 단계와, 열방향의 단결정 에피택셜층 필러의 최상부에서 형성되는 고농도 확산층을 상호 접속시키는 다수의 비트선을 형성하는 단계를 포함한다.
본 발명을 따른 불휘발성 반도체 저장 장치 및 그 제조 공정에 따르면, 채널 영역으로서 작용하는 실리콘 필러가 선택적인 에피택셜 성장에 의해 형성되기 때문에, 채널 길이의 불균일성이 최소화된다. 결국, 기록 및 소거시 임계 전압의 불균일성은 최소화되어 메모리의 오기능이 방지된다. 더구나, 게이트 절연막(게이트 산화물막)(이 절연막을 통해서 전자 터널링이 소거시 발생된다)이 에칭에 의해 손상 받지 않는 실리콘 기판의 열산화에 의해 형성되기 때문에, 게이트 산화물막은 고질로 형성될 수 있다. 따라서, 게이트 산화물의 다른 가능한 열화가 억제되고 반복 회수가 현저하게 개선된다.
본 발명의 상기 및 그외 따른 목적, 특징 및 장점이 첨부된 도면을 참조로 상세하게 서술된다. 도면에서, 동일한 소자에는 동일한 도면 번호가 병기된다.
[본 실시예의 상세한 설명]
본 발명이 적용되는 불휘발성 반도체 저장 장치는 제1도 내지 7도에 도시된 바와 같은 연속적인 단계를 포함하는 공정에 의해 제조된다. 이 공정에 의해 불휘발성 반도체 저장장치로서 제조된 EEPROM은 제8도에 정면도로서 도시되어 있고, 제1도 내지 7도의 단면도는 제8도의 선 A-A'에 대응하는 선을 따라서 본 것이고 제9도의 섹션에 대응한다.
이 공정에서, 약 1두께의 실리콘 산화물막(2)은 우선적으로 열 산화법 또는 CVD(화학 증착)법에 의해 P-형 실리콘 기판(1)상에 형성되고나서 실리콘 필러가 형성되는 영역의 실리콘 산화물막(2)은 제1도에 도시된 바와 같이 프토리소그래피 기술 또는 건식 에칭법을 이용하여 제거된다.
상술된 단계는 다음 방식으로 수정될 수 있다. 특히, 얇은 실리콘 산화물막 및 두꺼운(대략 1두께) 실리콘 질화물막은 실리콘 기판상에 형성되고 실리콘 질화물막은 건식에칭법에 의해 선택적으로 제거되고나서 얇은 산화물막은 습식에칭법에 의해 에칭된다.
그리고나서, P-형 불순물을 함유하는 실리콘 단결정은 실리콘 산화물막(2)을 마스크로서 이용하는 제1도의 단계에 의해 노출되는 P-형 실리콘 기판(1)상의 대략 1두께로 에피택셜하게 성장되어 제2도에 도시된 바와 같이 행렬로 배열되는 에피택셜 실리콘 필러(3)를 형성한다. 단결정 에피택셜층은 열분해법(thermal decomposition method)또는 수소 환원법과 같은 통상의 선택적인 에피택셜 성장법에 의해 형성된다.
이 예에서, 에피택셜 실리콘 필러(3)는 제8도에 도시된 바와 같이 열방향으로 서로 1.2만큼 격리되고 행방향으로 1.0만큼 격리되도록 형성된다.
그리고나서, 실리콘 산화물막(2)은 제거되고 실리콘 기판(1)의 표면 및 에피택셜 실리콘 필러(3)는 열적으로 산화되어 제3도에 도시된 바와 같이 150의 게이트 산화물막(4)을 형성한다.
그후에, 플로우팅 게이트를 형성하기 위하여, 다결정 실리콘은 CVD 법에 의해 전체 에리어에 걸쳐 2,000두께의 막으로 성장되고 인은 다결정 실리콘막으로 확산되어 다결정 실리콘막의 저항을 감소시킨다. 그리고나서, 다결정 실리콘막은 RIE와 같은 고 비등방성의 에칭법에 의해 작동되어 실리콘 필러(3)의 측벽에만 남게되어 제4도에 도시된 바와 같이 플로우팅 게이트로서 작용하는 제1다결정 실리콘막(5)을 형성한다. 이 예에서, 제1다결정 실리콘막(5)은 에칭되어 에피택셜 실리콘 필러(3)의 최상부를 적어도 0.3이하로 위치되도록 한다.
그리고나서, 소스 및 드레인을 형성하기 위하여, 비소는 이온 주입법에 의해 실리콘 기판(1)의 표면에 수직으로 약 7ｘ1015atoms/㎠ 만큼 주입된다. 결국, 드레인 영역(6)은 에피택셜 실리콘 필러(3)의 최상부에 형성되고 소스 영역(6)은 에피택셜 실리콘 필러(3)가 제5도에 도시된 바와 같이 제공되지 않는 실리콘 기판(1)의 영역에 형성된다.
그리고나서, 실리콘 산화물막, 실리콘 질화물막 및 또다른 실리콘 산화물막의 3층으로 이루어진 계층화된 절연막(8)은 P-형 실리콘 기판(1)의 전체 표면에 걸쳐 약 250두께의 전체 막 두께로 증착된다.
그리고나서, 제어 게이트를 형성하기 위하여, 다결정 실리콘은 CVD 법에 의해 4,700 막 두께로 증착되는 인은 다결정 실리콘막으로 분산되어 다결정 실리콘막의 저항을 감소시킨다. 그리고나서, RIE와 같은 비등방성 에칭은 다결정 실리콘막의 두께보다 약 1,000만큼 큰 양으로 다결정 실리콘막에 대해 수행되어 에피택셜 실리콘 필러(3)의 측벽상에 제어 게이트로서 작용하는 제2다결정 실리콘막(9)을 형성한다. 이 예에서, 제2다결정 실리콘막(9)은 에피택셜 실리콘 필러(3)간의 거리가 1보다 크게되는 열방향에서 에피택셜 실리콘 필러(3)에 의해 그리고 그 사이에서 분리되지만, 제2다결정 실리콘막(9)은 에피댁셜 실리콘 필러(3)간의 거리가 1인 행방향에서 분리되지 않는다. 결국, 제2다결정 실리콘막(9)은 제6도에 도시된 바와 같이 행방향으로 연속적으로 확장되는 도전층으로서 형성된다. 제2다결정 실리콘막(9)은 또한 워드선으로 기능한다(제8도 참조).
그 후에, 층간 절연막(10)은 표면을 평활화하기 위하여 형성된다. 그리고나서, 층간 절연막(10), 계층화된 절연막(8) 및 게이트 산화물막(4)은 선택적으로 에칭되어 에피택셜 실리콘 필러(3)의 드레인 영역(6)을 노출시킨다. 그리고나서, 알루미늄은 같은 금속 물질은 스퍼터링 법등에 의해 증착되고 포토-리소그래피법 및 건식 에칭법은 제7도에 도시된 바와 같이 열방향으로 드레인 영역(6)을 공통으로 접속시키는 비트선(11)을 형성하기 위하여 적용된다.
이 방식으로 형성된 메모리 셀에 따라서, 실리콘 필러 높이의 불균일성이 최소화되기 때문에, 채널 길이는 메모리셀 트랜지스터들 중에서 고정되어 임계 전압 Vт의 최소 불균일성을 초래한다. 더구나, 게이트 산화물막(이 막을 통해 전자 터넬링이 소거시 초래된다)은 깨끗한 실리콘 기판의 표면을 열적으로 산화시키므로써 형성된다.
본 발명의 원리 및 범위를 벗어남이 없이 당업자는 각종 수정 및 변경을 행할 수 있다.
Claims (5)
- 불휘발성 반도체 기억장치에 있어서, 실리콘 기판과, 실리콘 단결정의 에피택셜 성장에 의해 행렬로 형성된 다수의 에피택셜 실리콘 필러와, 상기 에피택셜 실리콘 필러들간의 상기 실리콘 기판상에 형성된 소스 영역과, 상기 에피택셜 실리콘 필러상에 형성된 다수의 드레인 영역과, 상기 에피택셜 실리콘 필러의 각열의 방향으로 상기 드레인 영역을 상호 접속시키기 위하여 상기 드레인 영역상에 형성된 행렬의 각 열에 대한 다수의 비트선과, 상기 에피낵셜 실리콘 필러간에 형성되고 상기 실리콘 기판에서 상기 에피택셜 실리콘 필러로 확장되는 다수의 제1게이트 절연막과, 상기 에피택셜 실리콘 필러간에 삽입된 상기 제1게이트 절연막으로 상기 에피택셜 실리콘 필러의 측면을 둘러 쌓는 다수의 플로우팅 게이트와, 상기 플로우팅 게이트를 커버하는 다수의 제2게이트 절연막 및 행방향의 상기 에픽택셜 실리콘 필러간의 갭에 위치되고 행방향으로 연속적으로 확장하는 다수의 제어 게이트를 구비하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서, 열방향의 상기 에피택셜 실리콘 필러간의 거리는 행방향의 상기 에피택셜 실리콘 필러간의 거리보다 크고 상기 제어 게이트는 행방향에서 상호 분리되는 불휘발성 반도체 기억 장치.
- 불휘발성 반도체 장치의 제조 공정에 있어서, 실리콘 기판상에 절연막을 형성하고 상기 절연막에 다수의 구멍을 형성하는 단계와, 상기 절연막을 마스크로서 이용하여 실리콘을 선택적으로 성장시켜 단결정 에피택셜층을 필러 형태로 형성시키는 단계와, 열산화에 의해 전체 에리어에 걸쳐 제1게이트 절연막을 형성하는 단계와, 다결정 실리콘을 증착 및 에칭백하여 상기 단결정 에피택셜 층의 상기 필러의 측면상에 다수의 플로우팅 게이트를 형성하는 단계와, 불순물을 주입하여 상기 단결정 실리콘 층 및 상기 플로우팅 게이트로 커버되지 않는 상기 실리콘 기판의 표면 및 상기 단결정 에피택셜 층의 상기 필러의 최상부에 고농도 확산층을 형성하는 단계와, 상기 플로우팅 게이트의 표면상에 제2게이트 절연막을 형성하는 단계와, 다결정 실리콘을 증착 및 에칭백하여 상기 플로우팅 게이트의 측면을 커버하는 다수의 제어 게이트를 형성하고 행방향의 상기 다수의 단결정 에피택셜 층의 필러간의 갭을 채우는 단계 및 상기 단결정 에피택셜층의 필러의 최상부에 형성되는 상기 고농도 확산층을 상호 접속시키는 다수의 비트선을 열방향으로 형성하는 단계를 포함하는 불휘발성 반도체 장치의 제조 공정.
- 제3항에 있어서, 상기 선택적으로 성장시키는 단계에서, 상기 단결정 에피택셜 층의 필러는 상기 절연막 형성 단계에 의해 형성되는 상기 절연막의 두께와 동일한 높이로 형성되는 불휘발성 반도체 장치의 제조 공정.
- 제3항에 있어서, 상기 열 방향에서 상기 단결정 에피택셜 층의 필러간의 갭의 거리는 상기 행 방향의 거리보다 크게 설정되는 불휘발성 반도체 장치의 제조 공정.
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