KR100209710B1 - DRAM and its manufacturing method - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 게이트의 구조를 달리하여 다중 레벨의 문턱 전압을 갖도록한 디램 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a DRAM and a method of manufacturing the same, which have a multilevel threshold voltage by changing a gate structure.
상기와 같은 본 발명의 디램은 복수개의 커패시터에 각각 상응하는 셀 트랜지스터의 게이트 전극이 일부의 채널 영역상에 구성되는 폴리 실리콘층과 그와 분리되어 서로 다른 문턱 전압을 갖고 나머지는 채널 영역상에 구성되는 강유전체층으로 이루어져 셀 트랜지스터의 문턱 전압을 유저의 선택에 따라 다중 레벨(본 발명의 실시예에서는 2중, 3중의 레벨)로 변화시킬 수 있어 유저의 선택의 폭을 넓혔다.As described above, the DRAM of the present invention has a gate electrode of a cell transistor corresponding to a plurality of capacitors, which is separated from the polysilicon layer formed on a portion of the channel region, and has a different threshold voltage, and the remainder is formed on the channel region. The ferroelectric layer can be used to change the threshold voltage of the cell transistor to multiple levels (double or triple levels in the embodiment of the present invention) according to the user's selection, thereby broadening the user's choice.
또한, 강유전체의 길이 및 방향 그리고 분극 정도를 조절하여 다양한 문턱 전압을 갖는 셀 트랜지스터들을 하나의 디바이스에서 구성시킬 수 있으므로 문턱 전압을 조절하기 위한 이온 주입 공정을 하지 않아도 되므로 공정을 단순화할 수 있다.In addition, since cell transistors having various threshold voltages may be configured in one device by adjusting the length, direction, and polarization degree of the ferroelectric, the process may be simplified because an ion implantation process for adjusting the threshold voltage is not required.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 게이트의 구조를 달리하여 다중 레벨의 문턱 전압을 갖도록한 디램 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a DRAM and a method of manufacturing the same, which have a multilevel threshold voltage by changing a gate structure.
DRAM은 통상적으로 한개의 트랜지스터와 한개의 커패시터로 셀을 구성하는 단순 구조이기 때문에, 대용량화와 저코스트화가 뛰어나다는 장점을 가지고 있다.DRAM has a merit that the large capacity and the low cost are excellent because the DRAM is a simple structure that typically constitutes a cell with one transistor and one capacitor.
이에 따라, 컴퓨터를 비롯한 각종 전자제품에 폭넓게 이용되고 있고, 그 응용 범위도 계속 확대되고 있다.As a result, it is widely used in various electronic products including computers, and its application range continues to expand.
현재, 유저의 선택의 폭을 넓히기 위해 다중 레벨의 문턱 전압으로 동작하는 셀에 대한 연구가 많이 진행되고 있다.At present, a lot of research is being conducted on cells operating with multiple levels of threshold voltages in order to expand user's selection.
이하, 첨부된 도면을 참고하여 종래 기술의 디램셀에 관하여 설명하면 다음과 같다.Hereinafter, a DRAM cell according to the related art will be described with reference to the accompanying drawings.
제1a도 내지 1e도는 종래 기술의 디램셀의 공정 단면도이다.1A to 1E are cross-sectional views of a conventional DRAM cell.
종래 기술의 디램셀은 먼저, 제1a도에서와 같이, 반도체 기판(1)의 활성 영역상에 비산화성의 마스크(도면에 도시되지 않음)를 형성하고 그를 마스크로 필드 산화를 실시하여 소자 격리 영역에 필드 산화막(2)을 형성한다.The DRAM cell of the prior art first forms a non-oxidizing mask (not shown) on the active region of the semiconductor substrate 1 as shown in FIG. A field oxide film 2 is formed in the film.
그리고 제1b도에서와 같이, 상기 필드 산화막(2)에 의해 정의된 활성 영역상에 게이트 산화막(3) 및 게이트 전극(4), 캡 산화막(5), 게이트 측벽(6)을 형성한다.As shown in FIG. 1B, the gate oxide film 3, the gate electrode 4, the cap oxide film 5, and the gate sidewall 6 are formed on the active region defined by the field oxide film 2.
이어, 제1c도에서와 같이, 질화막(7), 산화막(8)을 차례로 증착하고 게이트 전극(4) 양측 반도체 기판(1)내에 형성된 불순물 확산 영역(도면에 도시되지 않음)의 어느 하나의 불순물 확산 영역상의 질화막(7), 산화막(8)을 선택적으로 식각하여 콘택홀을 형성한다.Subsequently, as shown in FIG. 1C, the nitride film 7 and the oxide film 8 are sequentially deposited and the impurities of any of the impurity diffusion regions (not shown in the figure) formed in the semiconductor substrate 1 on both sides of the gate electrode 4. The nitride film 7 and the oxide film 8 on the diffusion region are selectively etched to form contact holes.
그리고 상기 콘택홀이 형성된 반도체 기판(1)의 전면에 폴리 실리콘층을 형성하고 선택적으로 식각하여 커패시터를 형성하기 위한 스토리지 노드 전극(9)을 형성한다.In addition, a polysilicon layer is formed on the entire surface of the semiconductor substrate 1 on which the contact hole is formed, and then selectively etched to form a storage node electrode 9 for forming a capacitor.
그리고 제1d도에서와 같이, 상기 스토리지 노드 전극(9)의 전면에 유전체층(10)을 형성하고 상기 유전체층(10)상에 커패시터의 상부 전극으로 사용되는 대향 전극(11)을 형성한다.As shown in FIG. 1D, the dielectric layer 10 is formed on the front surface of the storage node electrode 9, and the counter electrode 11 used as the upper electrode of the capacitor is formed on the dielectric layer 10.
이어, 전면에 층간 절연막(12) 및 평탄화용 절연막(13)을 차례로 형성한다.Subsequently, an interlayer insulating film 12 and a planarizing insulating film 13 are sequentially formed on the entire surface.
그리고 제1e도에서와 같이, 상기 스토리지 노드 전극(9)이 콘택되지 않은 타측의 불순물 확산 영역상의 평탄화용 절연막(13), 층간 절연막(12), 산화막(8), 질화막(7) 등을 선택적으로 제거하여 콘택홀을 형성한다.As shown in FIG. 1E, the planarization insulating film 13, the interlayer insulating film 12, the oxide film 8, the nitride film 7, and the like are selectively selected on the impurity diffusion region on the other side where the storage node electrode 9 is not contacted. To form a contact hole.
그리고 상기 콘택홀을 매립하는 플러그(14)를 형성하고 상기 플러그(14)를 포함하는 전면에 베리어 금속층(15)을 형성한다.Then, the plug 14 filling the contact hole is formed, and the barrier metal layer 15 is formed on the entire surface including the plug 14.
이어, 상기 베리어 금속층(15)상에 금속 배선층(16)을 형성하고 패터닝하여 비트라인을 형성한다.Subsequently, the metal wiring layer 16 is formed and patterned on the barrier metal layer 15 to form a bit line.
상기와 같은 셀 구조를 갖는 종래 기술의 디램은 셀 트랜지스터의 문턱 전압을 기준으로 동작하여 커패시터에 축적된 전하는 충전 및 방전하므로써 하나의 정보를 읽거나 쓰게된다.The conventional DRAM having the cell structure as described above operates based on the threshold voltage of the cell transistor so that charges accumulated in the capacitor are read or written by charging and discharging.
이때, 소자내의 모든 셀 트랜지스터는 동일한 문턱 전압을 갖는다.At this time, all cell transistors in the device have the same threshold voltage.
종래 기술의 디램에 있어서는 모든 셀 트랜지스터가 동일한 문턱 전압으로 형성되어 있어 공정이 끝난후에는 문턱 전압의 변동이 불가능하다.In the DRAM of the prior art, all the cell transistors are formed with the same threshold voltage, so that the threshold voltage cannot be changed after the process is completed.
그러므로 유저의 선택폭이 좁아 여러 시스템등에의 적용성이 떨어진다.Therefore, the user's choice is narrow and it is inapplicable to various systems.
본 발명은 상기와 같은 종래 기술의 디램의 문제점을 해결하기 위하여 안출한 것으로, 게이트의 구조를 달리하여 다중 레벨의 문턱 전압을 갖도록한 디램 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the conventional DRAM as described above, and an object thereof is to provide a DRAM having a multilevel threshold voltage and a manufacturing method thereof having different gate structures.
제1a도 내지 1e도는 종래 기술의 디램셀의 공정 단면도.1A to 1E are cross-sectional views of a conventional DRAM cell.
제2a도 내지 2e도는 본 발명 디램셀의 공정 단면도.2a to 2e is a process cross-sectional view of the DRAM cell of the present invention.
제3도는 본 발명의 다른 실시예에 따른 디램셀의 구조 단면도.3 is a structural cross-sectional view of a DRAM cell according to another embodiment of the present invention.
제4a도와 4b도는 서로 다른 문턱 전압에 따른 유효 채널 길이를 나타낸 구조 단면도.4a and 4b are structural cross-sectional views showing effective channel lengths according to different threshold voltages.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
20 : 반도체 기판 21 : 필드 산화막20: semiconductor substrate 21: field oxide film
22,23 : 게이트 전극 24 : 게이트 측벽22,23: gate electrode 24: gate sidewall
25 : 캡 산화막 26 : 질화막25 cap oxide film 26 nitride film
27 : 산화막 28 : 스토리지 노드 전극27 oxide film 28 storage node electrode
29 : 유전체층 30 : 대향 전극29 dielectric layer 30 counter electrode
31 : 층간 절연막 32 : 평탄화용 절연막31 interlayer insulation film 32 planarization insulation film
33 : 플러그 34 : 베리어 금속층33: plug 34: barrier metal layer
35 : 금속 배선층35 metal wiring layer
본 발명의 디램은 복수개의 커패시터에 각각 상응하는 셀 트랜지스터의 게이트 전극이 일부의 채널 영역상에 구성되는 폴리 실리콘층과 그와 분리되어 서로 다른 문턱 전압을 갖고 나머지의 채널 영역상에 구성되는 강유전체층으로 이루어지는 것을 특징으로 한다.In the DRAM of the present invention, a polysilicon layer having a gate electrode of a cell transistor corresponding to a plurality of capacitors, respectively, is formed on a part of a channel region, and a ferroelectric layer having a different threshold voltage and being formed on the remaining channel region. Characterized in that consists of.
이하, 첨부된 도면을 참고하여 본 발명의 디램 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the DRAM of the present invention and a manufacturing method thereof.
제2a도 내지 2e도는 본 발며의 디램셀의 공정 단면도이고, 제3도는 본 발명의 다른 실시예에 따른 디램셀의 구조 단면도이고, 제4a도와 4b도는 서로 다른 문턱 전압에 따른 유효 채널 길이를 나타낸 구조 단면도이다.2a to 2e are process cross-sectional views of the DRAM cell of the present invention, and FIG. 3 is a structural cross-sectional view of the DRAM cell according to another embodiment of the present invention, and FIGS. 4A and 4B show effective channel lengths according to different threshold voltages. It is a structural cross section.
본 발명의 디램셀은 게이트 전극의 구조를 서로 다른 문턱 전압을 갖는 2중의 물질층으로 한 것으로, 먼저, 제2a도에서와 같이, 반도체 기판(20)의 활성 영역상에 비산화성의 마스크(도면에 도시되지 않음)을 형성하고 그를 마스크로 필드 산화를 실시하여 소자 격리 영역에 필드 산화막(21)을 형성한다.The DRAM cell of the present invention has a structure of a gate electrode having a double material layer having different threshold voltages. First, as shown in FIG. 2A, a non-oxidizing mask is formed on the active region of the semiconductor substrate 20. (Not shown) is formed and field oxidation is performed with a mask to form the field oxide film 21 in the device isolation region.
그리고 제2b도에서와 같이, 상기 필드 산화막(21)에 의해 정의된 활성 영역상에 게이트 산화막 및 게이트 전극(22)(23), 캡 산화막(25), 게이트 측벽(24)을 형성한다.As shown in FIG. 2B, the gate oxide film, the gate electrodes 22 and 23, the cap oxide film 25, and the gate sidewall 24 are formed on the active region defined by the field oxide film 21.
이때, 게이트 전극은 먼저, 폴리 실리콘으로 형성한 게이트 전극(22)과, PZT 등의 강유전체로 구성한 게이트 전극(23)으로 구성된다.At this time, the gate electrode is first composed of a gate electrode 22 made of polysilicon and a gate electrode 23 made of ferroelectric such as PZT.
상기의 강유전체로 구성한 게이트 전극(23)은 유저의 선택에 따라 대전 가능하다.The gate electrode 23 made of the above ferroelectric can be charged according to the user's selection.
이어, 제2c도에서와 같이, 질화막(26), 산화막(27)을 차례로 증착하고 게이트 전극(22)(23)양측 반도체 기판(20)내에 형성된 불순물 확산 영역(도면에 도시되지 않음)의 일측 불순물 확산 영역상의 질화막(26), 산화막(27)을 선택적으로 식각하여 콘택홀을 형성한다.Subsequently, as shown in FIG. 2C, the nitride film 26 and the oxide film 27 are sequentially deposited, and the one side of the impurity diffusion region (not shown in the drawing) formed in the semiconductor substrate 20 on both sides of the gate electrodes 22 and 23. The nitride film 26 and the oxide film 27 on the impurity diffusion region are selectively etched to form contact holes.
그리고 상기 콘택홀이 형성된 반도체 기판(20)의 전면에 폴리 실리콘층을 형성하고 선택적으로 식각하여 커패시터를 형성하기 위한 스토리지 노드 전극(28)을 형성한다.In addition, a polysilicon layer is formed on the entire surface of the semiconductor substrate 20 on which the contact hole is formed, and then selectively etched to form a storage node electrode 28 for forming a capacitor.
그리고 제2d도에서와 같이, 상기 스토리지 노드 전극(28)의 전면에 유전체층(29)을 형성하고 상기 유전체층(29)상에 커패시터의 상부 전극으로 사용되는 대향 전극(30)을 형성한다.As shown in FIG. 2D, the dielectric layer 29 is formed on the front surface of the storage node electrode 28, and the counter electrode 30 used as the upper electrode of the capacitor is formed on the dielectric layer 29.
이어, 전면에 층간 절연막(31) 및 평탄화용 절연막(32)을 차례로 형성한다.Next, an interlayer insulating film 31 and a planarizing insulating film 32 are sequentially formed on the entire surface.
그리고 제2e도에서와 같이, 상기 스토리지 노드 전극(28)이 콘택되지 않은 타측의 불순물 확산 영역상의 평탄화용 절연막(32), 층간 절연막(31), 산화막(27), 질화막(26) 등을 선택적으로 제거하여 콘택홀을 형성한다.As shown in FIG. 2E, the planarization insulating film 32, the interlayer insulating film 31, the oxide film 27, and the nitride film 26 are selectively selected on the impurity diffusion region on the other side where the storage node electrode 28 is not in contact. To form a contact hole.
그리고 상기 콘택홀을 매립하는 플러그(33)를 형성하고 상기 플러그(33)를 포함하는 전면에 베리어 금속층(34)을 형성한다.A plug 33 filling the contact hole is formed, and a barrier metal layer 34 is formed on the entire surface of the plug 33.
이어, 상기 베리어 금속층(34)상에 금속 배선층(35)을 형성하고 패터닝하여 비트라인을 형성한다.Subsequently, the metal wiring layer 35 is formed and patterned on the barrier metal layer 34 to form a bit line.
상기와 같은 본 발명의 디램은 하나의 셀이 하나의 커패시터와 2중으로 구성된 게이트 전극으로 구성된다.The DRAM of the present invention as described above is composed of a gate electrode composed of one cell and one capacitor.
하나의 게이트 전극(22)을 폴리 실리콘으로 구성되고, 다른 하나의 게이트 전극(23)은 강유전체로 구성된다.One gate electrode 22 is made of polysilicon, and the other gate electrode 23 is made of ferroelectric.
상기의 강유전체로 구성된 게이트 전극(23)은 유저의 필요에 따라 대전 가능하며 대전 상태에 따라 항상 on/off 특성을 보인다.The gate electrode 23 made of the ferroelectric can be charged according to the user's needs, and always shows on / off characteristics according to the state of charge.
상기의 강유전체로 구성된 게이트 전극(23)을 on으로 분극시켰을 경우 제4a도에서와 같이, 유효 채널 길이가 짧아져 낮은 문턱 전압에서도 셀 트랜지스터를 on시킬 수 있다.When the gate electrode 23 made of the above ferroelectric is polarized on, as shown in FIG. 4A, the effective channel length is shortened and the cell transistor can be turned on even at a low threshold voltage.
그리고 상기의 강유전체로 구성된 게이트 전극(23)을 off 상태로 분극시켰을 경우 제4b도에서와 같이, 게이트 전극의 유효 채널 길이는 커져 높은 문턱 전압에서 on된다.When the gate electrode 23 composed of the ferroelectric is polarized in the off state, as shown in FIG. 4B, the effective channel length of the gate electrode is increased to be turned on at a high threshold voltage.
상기와 같은 본 발명의 디램셀은 셀 트랜지스터의 문턱 전압을 유저의 선택에 따라 다중 레벨(본 발명의 실시예에서는 2중, 3중의 레벨)로 변화시킬 수 있어 유저의 선택의 폭을 넓혔다.The DRAM cell of the present invention can change the threshold voltage of the cell transistor to multiple levels (double or triple levels in the embodiment of the present invention) according to the user's selection, thereby widening the user's choice.
또한, 강유전체의 길이 및 방향 그리고 분극 정도를 조절하여 다양한 문턱 전압을 갖는 셀 트랜지스터들을 하나의 디바이스에서 구성시킬 수 있으므로 문턱 전압을 조절하기 위한 이온 주입 공정을 하지 않아도 되므로 공정을 단순화할 수 있다.In addition, since cell transistors having various threshold voltages may be configured in one device by adjusting the length, direction, and polarization degree of the ferroelectric, the process may be simplified because an ion implantation process for adjusting the threshold voltage is not required.
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