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KR100209278B1 - 반도체 소자의 폴리레지스터 구조 및 그 제조방법 - Google Patents

반도체 소자의 폴리레지스터 구조 및 그 제조방법 Download PDF

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Abstract

본 발명은 폴리 레지스터 위에 더미 게이트 전극을 갖는 아날로그형 폴리 레지스터 구조를 제공하는 것을 목적으로 한다. 이와 같은 목적을 달성하기 위한 본 발명의 폴리 레지스터 구조는 반도체 기판의 소정 부분에 형성된 소자 분리 절연막과, 상기 소자 분리 절연막의 상부에 형성된 폴리레지스터와, 상기 반도체 기판상에 형성된 소오스, 드레인 및 게이트 전극과, 상기 폴리 레지스터, 소오스 및 드레인 전극의 소정 부분과 절연막을 통하여 전기적으로 연결되는 금속배선을 포함하는 아날로그형 반도체 소자에 있어서, 상기 폴리 레지스터의 상부 소정 부분에 소정 두께의 산화막과 더미 게이트 전극을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 폴리레지스터 구조 및 그 제조방법
제1도는 종래의 실시예에 따른 아날로그용 폴리 레지스터를 제조하는 과정을 나타내는 공정 단면도.
제2도는 본 발명의 실시예에 따른 아날로그용 폴리 레지스터를 제조하는 과정을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리 절연막
3 : 게이트 산화막 5 : 소오스/드레인 전극
6 : 층간 절연막 7A, 7B, 7C, 7D, 7E : 배선
10 : 하부 캐패시터 12 : 절연막 스페이서
14 : 상부 캐패시터 14D : 더미 게이트 전극
24 : 폴리 레지스터 30 : 캐패시터 산화막
100 : 실리사이드 장벽용 절연막
200 : 감광막(실리사이드 장벽용 마스크)
300 : 금속층 또는 금속실리사이드층
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 자기정렬형 실리사이드(Self-aligned silicide(salicide) : 이하, 샐리 사이드로 약칭) 구조를 사용하는 아날로그 반도체 소자에서 폴리 레지스터의 구조 및 그 제조방법에 관한 것이다.
일반적으로 아날로그 반도체 장치는 로우와 하이의 두 가지 상태만의 신호를 갖는 디지탈 반도체 장치와는 다르게 여러 상태의 정보를 저장하기 위해서 회로의 필요한 각각의 노드에 레지스터와 캐패시터를 첨가하게 되며, 이러한 레지스터의 저항값과 캐패시터의 용량은 전압의 변화에 따라 변화가 큰 경우 불량이 발생된다.
그러므로 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)와 폴리 레지스터가 결합된 아날로그 반도체 장치에서는 레지스터가 특정 저항값을 갖도록 요구된다.
또한, 일반적으로 반도체 소자가 초고집적화 될수록 기생저항 효과를 줄이기 위해 게이트 전극과 소오스/드레인 전극에 선택적으로 금속층이나 금속 실리사이드층을 형성하는 자기 정렬 방식의 실리사이드(Self-aligned silicide) 즉 샐리사이드(Sailcide) 구조를 도입하게 되는데, 이러한 샐리사이드 구조가 레지스터로 사용되는 플리실리콘상에도 형성되므로써 특정저항값을 갖는 레지스터를 형성하기 위해서는 별도의 공정을 추가하여 이러한 레지스터상에는 실리사이드가 형성되지 않도록 해야 한다.
제1(a)도부터 제1(c)도는 종래의 실시 예에 따라 아날로그용 폴리 레지스터를 제조하는 과정을 나타내는 공정 단면도로서, 먼저, 제1(a)도 도면에 도시한 바와 같이, 반도체 기판(1)에 소자 분리 절연막(2)을 형성한 다음, 상기 소자 분리 절연막(2) 상부에는 폴리 레지스터(24)를 형성하고, 액티브 영역에 게이트 산화막(3), 게이트 전극(4)과 소오스/드레인 전극(5)을 형성한다. 이 후, 전면에 산화막을 소정 두께로 증착한 다음, 비등방성 식각하여 게이트의 측벽과 폴리 레지스터의 측벽, 캐패시터의 측벽에 스페이서 산화막(12)을 형성한다. 이 후, 전면에 실리사이드 장벽용절연막(100)을 형성하고, 소자 분리 산화막(2)의 가장자리 소정 부분을 포함한 소오스/드레인(5) 및 게이트 전극(4) 영역을 노출시킨다.
이 후, 제1(b)도와 같이, 전면에 고융점 금속막(예 : Ti, Cr, Ni 등)을 소정두께로 전면에 증착한 다음, 열처리 공정을 통하여 실리콘 영역에 실리사이드막(300d)를 형성하고, 산화막 상의 반응하지 않은 금속은 식각하여 제거하므로써, 소오스/드레인 및 게이트 영역에 실리사이드를 형성한다. 상기한 실리사이드 형성공정을 샐리사이드 공정이라 한다.
다음으로, 제1(c)도와 같이, 전면에 층간 절연막(6)을 소정 두께로 증착한 다음, 소자 분리막 위에 형성된 폴리 레지스터(24)의 상부 소정 부분과 상부 캐패시터(14) 상의 소정 부분, 소오스 드레인 영역에 형성된 실리사이드의 소정 부분을 노출시키는 콘택홀을 형성하고, 상기 노출된 부분과 전기적으로 연결되는 금속배선(7A, 7B, 7C, 7D, 7E)을 형성한다.
상기한 종래의 방법에 따르면 폴리 레지스터 상부에 실리사이드가 형성되지 않도록 하기 위하여 실리사이드 장벽용 절연막을 형성하고, 사진식각공정을 행하는 별도의 공정이 추가되며, 이는 결국 생산단가를 증가시켜, 수율감소를 야기하게 된다.
따라서, 본 발명의 목적은 아날로그용 폴리 레지스터 형성시 추가되는 공정을 배제하면서 효과적으로 폴리 레지스터를 형성하는 반도체 소자의 아날로그용 폴리 레지스터 제조방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 폴리 레지스터의 레지스터 예정 영역에 더미 게이트 전극을 형성하여 소자의 형성공정을 간략화한 아날로그형 폴리레지스터의 구조를 제공하기 위한 것이다.
상기한 첫 번째 목적을 달성하기 위한 본 발명의 폴리 레지스터 제조 방법은 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 소자분리 절연막의 상부에 폴리 레지스터를 형성하는 단계; 소자 분리 절연막 사이의 소정 부분에는 게이트 산화막, 게이트 전극, 소오스 및 드레인 전극을 형성하고 , 폴리 레지스터를 형성하는 단계; 노출된 반도체 기판과 상기 폴리 레지스터 상부에 게이트 산화막과 일정 두께의 절연막을 형성하고, 게이트 전극과 더미 게이트 전극을 형성하는 단계; 전면에 산화막을 소정 두께만큼 중착한 다음, 비등방성 식각하여 폴리 레지스터, 더미 게이트 전극의 측벽과 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계; 전면에 고융점 금속막을 소정 두께로 전면에 증착하고, 열처리 하는 단계; 산화막 위의 실리사이드화 되지 않고 남은 고융점 금속막을 식각하는 단계; 전면에 층간 절연막을 소정 두께로 증착하는 단계; 폴리 레지스터와 소오스 드레인 영역의 소정 부분을 노출시키는 콘택홀을 형성하는 단계; 노출된 실리사이드 층과 전기적으로 연결되는 금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 두 번째 목적을 달성하기 위한 본 발명의 아날로그형 폴리 레지스터 구조는 반도체 기판의 소정 부분에 형성된 소자 분리 절연막과, 상기 소자 분리 절연막으 상부에 형성된 폴리 레지스터와, 상기 반도체 기판상에 형성된 소오스, 드레인 및 게이트 전극과, 상기 폴리 레지스터, 소오스 및 드레인 전극의 소정 부분과 절연막을 통하여 전기적으로 연결되는 금속배선을 포함하는 아날로그형 반도체 소자에 있어서, 상기 폴리 레지스터의 상부 소정 부분에 순차적으로 적층된 소정 패턴의 산화막과 더미 게이트 전극을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
제2(a)도 부터 제2(c)도까지는 본 발명의 실시예에 따른 아날로그용 폴리 레지스터를 제조하는 과정을 나타내는 공정 단면도로서, 종래의 실시예와 동일한 부분은 설명의 편의를 위하여 동일 부호를 부여하였다.
먼저, 제2(a)도에 도시한 바와같이, 반도체 기판(1)의 일정 부분에 소자분리 절연막(2)을 형성하고, 소자분리 절연막(2)의 상부에 폴리 레지스터(24)를 형성한다. 이 후, 반도체 기판(1) 상에 게이트 산화막(3), 게이트 전극(4), 소오스 및 드레인 전극(5)을 형성하고, 폴리 레지스터(24) 상의 소정부분에는 소정 두께의 산화막(30D)과 더미 게이트 전극(14D)을 형성한다. 여기서, 상기 폴리 레지스터는 실리콘막으로 형성한다. 이 때, 더미 게이트 전극(14D)의 측벽과 게이트 전극(4)의 측벽에는 LDD형성용 절연막 스페이서(12)를 형성한다.
다음으로, 제2(b)도와 같이, 전면에 티타늄(Ti), 크롬(Cr), 니켈(Ni) 등의 금속막중에서 하나를 소정 두께로 전면에 증착하고, 소정 온도 및 소정 분위기에서 열처리 하여 실리사이드를 형성한다. 이 후, 절연막 스페이서(12)나 소자 분리 절연막(2) 위의 실리사이드화 되지 않고 남은 고융점 금속막을 식각하여 제거한다.
다음으로, 제2(c)도와 같이, 전면에 층간 절연막(6)을 소정 두께로 증착하고, 소정의 사진식각 공정을 진행하여 폴리 레지스터(14D), 소오스 및 드레인 영역(5)에 형성된 실리사이드(300D)의 소정 부분을 노출시키는 콘택홀을 형성한다. 이 후, 금속배선을 전면에 증착한 다음, 소정의 사진식각 공정을 통하여 노출된 실리사이드 층과 전기적으로 연결되는 금속배선 패턴을 형성한다.
본 발명의 다른 실시예로는 상기 소오스, 게이트 및 드레인 영역과 노출된 폴리 레지스터, 더미 게이트 전극의 표면에 형성하는 실리사이드 대신 비저항이 낮은 고융점 금속만을 형성하는 것도 가능하다.
이상에서 설명한 바와 같이, 본 발명은 샐리사이드 구조를 사용하는 아날로그 반도체 장치에서 폴리 레지스터 상에 더미 게이트 전극 패턴을 형성하여 주므로써, 공정을 단순화하면서 효과적으로 폴리 레지스터를 선택적으로 형성하여 소자의 생산성을 향상시키는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (5)

  1. 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 소자분리 절연막의 상부에 폴리 레지스터를 형성하는 단게; 소자 분리 절연막 사이의 소정 부분에는 게이트 산화막, 게이트전극, 소오스 및 드레인 전극을 형성하고, 폴리 레지스터 상의 소정 부분에는 소정 두께의 산화막과 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측벽과 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계; 상기 게이트 전극과 더미 게이트 전극, 그리고 소오스/드레인 전극 상부 및 노출된 일정 부분의 폴리 레지스터 상부에 선택적으로 금속층 또는 금속 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 폴리 레지스터 형성방법.
  2. 제1항에 있어서, 상기 금속 실리사이드층은 상기 게이트 전그과 더미게이트 전극, 그리고 소오스/드레인 전극 상부가 노출되도록 하고, Ti 또는 Cr 또는 Ni중의 하나를 선택하여 증착하고, 열처리하여 실리사이드를 형성하고, 절연막 상부의 실리사이드화 되지 않은 금속을 선택적으로 식각하므로써 형성하는 것을 특징으로 하는 반도체 소자의 폴리 레지스터 형성방법.
  3. 반도체 기판의 소정 부분에 형성된 소자 분리 절연막과, 상기 소자 분리 절연막의 상부에 형성된 폴리 레지스터와, 상기 반도체 기판상에 형성된 소오스, 드레인 및 게이트 전극과, 상기 폴리 레지스터, 소오스 및 드레인 전극의 소정 부분과 절연막을 통하여 전기적으로 연결되는 금속배선을 포함하는 반도체 소자에 있어서, 상기 폴리 레지스터의 상부 소정 부분에 소정 두께의 산화막과 더미 게이트 전극이 적층되어 있는 것을 특징으로 하는 반도체 소자의 폴리 레지스터 구조.
  4. 제5항에 있어서, 상기 더미 게이트 전극 상부에는 실리사이드가 적층되어 있는 것을 특징으로 하는 반도체 소자의 폴리 레지스터 구조.
  5. 제5항에 있어서, 상기 더미 게이트 전극 상부에 고융점 금속막이 적층되어 있는 것을 특징으로 하는 반도체 소자의 폴리 레지스터 구조.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100200704B1 (ko) 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
JP3466874B2 (ja) * 1997-06-11 2003-11-17 株式会社東芝 半導体装置及びその製造方法
US6913983B1 (en) * 1997-07-18 2005-07-05 Infineon Technologies Ag Integrated circuit arrangement and method for the manufacture thereof
KR100269309B1 (ko) * 1997-09-29 2000-10-16 윤종용 고집적강유전체메모리장치및그제조방법
KR100247862B1 (ko) * 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6159852A (en) * 1998-02-13 2000-12-12 Micron Technology, Inc. Method of depositing polysilicon, method of fabricating a field effect transistor, method of forming a contact to a substrate, method of forming a capacitor
US6797558B2 (en) * 2001-04-24 2004-09-28 Micron Technology, Inc. Methods of forming a capacitor with substantially selective deposite of polysilicon on a substantially crystalline capacitor dielectric layer
US6218234B1 (en) * 1999-04-26 2001-04-17 Chartered Semiconductor Manufacturing, Ltd. Dual gate and double poly capacitor analog process integration
US6156602A (en) * 1999-08-06 2000-12-05 Chartered Semiconductor Manufacturing Ltd. Self-aligned precise high sheet RHO register for mixed-signal application
EP1193758A1 (en) * 2000-10-02 2002-04-03 STMicroelectronics S.r.l. Anti-deciphering contacts
JP2002134692A (ja) * 2000-10-20 2002-05-10 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR100358144B1 (ko) * 2000-12-30 2002-10-25 주식회사 하이닉스반도체 아날로그 소자의 제조 방법
JP2002280459A (ja) * 2001-03-21 2002-09-27 Kawasaki Microelectronics Kk 集積回路の製造方法
KR100395507B1 (ko) * 2001-11-27 2003-08-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US6701495B1 (en) * 2002-09-23 2004-03-02 Lsi Logic Corporation Model of the contact region of integrated circuit resistors
JP3743513B2 (ja) * 2002-09-26 2006-02-08 セイコーエプソン株式会社 半導体装置の製造方法
KR100456700B1 (ko) * 2002-10-09 2004-11-10 삼성전자주식회사 저항 패턴을 가지는 반도체 장치 및 그 제조방법
US6765281B2 (en) * 2002-11-27 2004-07-20 Ricoh Company, Ltd. Semiconductor apparatus with a stable contact resistance and a method of making the semiconductor apparatus
US7163853B2 (en) * 2005-02-09 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a capacitor and a metal gate on a semiconductor device
GB2439357C (en) * 2006-02-23 2008-08-13 Innos Ltd Integrated circuit manufacturing
US7342285B2 (en) * 2006-07-20 2008-03-11 United Microeletronics Corp. Method of fabricating semiconductor devices
CN100543965C (zh) * 2006-08-04 2009-09-23 联华电子股份有限公司 半导体元件及其制造方法
JP5616823B2 (ja) * 2011-03-08 2014-10-29 セイコーインスツル株式会社 半導体装置およびその製造方法
US10283361B1 (en) 2017-11-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Blocking structures on isolation structures

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4367580A (en) * 1980-03-21 1983-01-11 Texas Instruments Incorporated Process for making polysilicon resistors
US5126279A (en) * 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
JP3083547B2 (ja) * 1990-07-12 2000-09-04 株式会社日立製作所 半導体集積回路装置
US5736421A (en) * 1993-11-29 1998-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and associated fabrication method
US5618749A (en) * 1995-03-31 1997-04-08 Yamaha Corporation Method of forming a semiconductor device having a capacitor and a resistor
KR100233557B1 (ko) * 1996-06-29 1999-12-01 김영환 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법

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