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KR100204418B1 - 반도체 소자 분리방법 - Google Patents

반도체 소자 분리방법 Download PDF

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Abstract

본 발명은 반도체 소자 분리방법에 관한 것으로, 영역 분리가 요구되는 실리콘 기판상의 활성 영역과 필드 영역의 경계 부분에 소정 깊이의 제1트렌치를 형성하는 단계; 상기 제1트렌치의 내부에 BSG막을 매립한 후 이와 같이된 전체 구조의 상부에 소정 두께의 제1테오스 산화막을 형성하는 단계; 상기 제1테오스 산화막을 식각하여 필드 영역이 형성될 실리콘 기판을 노출시키는 단계; 상기 제1테오스 산화막을 식각의 장벽으로 실리콘 기판을 식각하여 상기 제1트렌치와 동일한 깊이의 제2트렌치를 형성하는 단계; 상기 제2트렌치를 포함하는 전체 구조의 상부에 소정 두께의 제2테오스 산화막을 형성하는 단계; 및 상기 제2테오스 산화막과 제1테오스 산화막을 기판과 동일 평면이 되도록 연마하여 BSG막으로 둘러싸인 필드 산화막을 형성하는 단계로 구성한 것이다. 이와 같은 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.

Description

반도체 소자 분리방법
첨부한 도면의 제1a, b, c, d, e도는 본 발명의 반도체 소자 분리방법에 대한 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 제1트렌치
3 : BSG막 4 : 제1테오스 산화막
5 : 제트렌치 6 : 제2테오스 산화막
7 : 필드 산화막
본 발명은 반도체 소자 분리방법에 관한 것으로, 특히 넓은 활성 영역을 확보하면서도 실리콘 기판과의 단차를 완화시킬 수 있는 반도체 소자 분리방법에 관한 것이다.
일반적으로, 반도체 회로의 제조에 있어서, 소자간의 전기적 분리는 중요한 관심 대상중의 하나이며, 집적 회로의 집적도를 높이려는 측면에서 매우 중요한 문제로 떠오르고 있다.
이와 같은 반도체 소자의 분리방법에는 접합 분리방법, 산화 분리방법 및 트렌치 분리방법 등이 알려져 있으나, 이 중에서 공정의 편의와 우수한 격리 특성 및 실리콘 기판과의 산화 마스크로 질화막을 이용할 수 있는 산화 분리방법, 특히 소자 사이에 두껍고 일렬로 늘어선 산화물층을 제공하는 로코스(LOCOS) 공정이 주로 사용되고 있다.
상기한 바와 같은 종래의 로코스 공정은 실리콘 기판에 패드 산화막과 질화막을 형성한 다음, 상기 질화막, 패드 산화막을 선택적으로 식각하여 소자 분리 영역의 실리콘 기판을 노출시킨 후, 열산화 공정을 통하여 필드 산화막을 형성하는 방법으로 이루어지나, 이와 같은 종래의 소자 분리구조는 질화막의 하부로 필드 산화막이 침투하면서 새부리 형상의 버즈 빅이 유발됨으로써 활성 영역이 감소되는 단점을 내포하고 있는 것으로, 저밀도 집적 회로의 소자 제조에는 유용하게 사용되나, 고밀도 집적 회로의 소자 제조에는 사용할 수 없다는 문제가 있었다.
또한, 상기한 바와 같은 문제를 해소하기 위하여 개량된 로코스 형태, 즉 트렌치 구조의 필드 산화막을 이용함으로써 활성 영역이 감소되는 문제를 해소하고자 한 소자 분리 구조가 알려지고 있으나, 이는 트렌치 영역의 폭에 대한 깊이를 비(L/H)인 종횡비(aspect ratio)에 따라 매립 상태가 결정되며, 종횡비가 다른 트렌치가 동일한 기판내에 형성될 경우 필드 산화막의 폭과 깊이가 달라짐으로써 집적도 및 전기적 특성을 저하시키는 문제로 작용하는 단점이 있다.
본 발명은 상기와 같은 문제를 해소하기 위하여 안출한 것으로, 열공정으로 인한 활성 영역의 침투를 방지하면서, 종횡비가 서로 다른 트렌치 영역이 형성된 실리콘 기판에 일정 폭의 필드 산화막을 형성할 수 있어, 넓은 활성 영역을 확보함과 동시에 실리콘 기판과의 단차를 완화시킬 수 있는 반도체 소자 분리방법을 제공하는데 그 목적이 있다.
상기와 같은 본 발명의 목적은, 영역 분리가 요구되는 실리콘 기판상의 활성 영역과 필드 영역의 경계 부분에 소정 깊이의 제1트렌치를 형성하는 단계; 상기 제1트렌치의 내부에 BSG막을 매립한 후 이와 같이된 전체 구조의 상부에 소정 두께의 제1테오스 산화막을 형성하는 단계; 상기 제1테오스 산화막을 식각하여 필드 영역이 형성될 실리콘 기판을 노출시키는 단계; 상기 제1테오스 산화막을 식각의 장벽으로 실리콘 기판을 식각하여 상기 제1트렌치와 동일한 깊이의 제2트렌치를 형성하는 단계; 상기 제2트렌치를 포함하는 전체 구조의 상부에 소정 두께의 제2테오스 산화막을 형성하는 단계; 및 상기 제2테오스 산화막과 제1테오스 산화막을 기판과 동일 평면이 되도록 연마하여 BSG막으로 둘러싸인 필드 산화막을 형성하는 단계로 구성함을 특징으로 하는 반도체 소자 분리방법을 제공함으로써 달성된다.
이와 같은 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.
이하, 상기한 바와 같은 본 발명의 바람직한 실시례를 첨부도면에 의거하여 보다 상세히 설명한다.
첨부한 도면의 제1a, b, c, d, e도는 본 발명의 반도체 소자 분리방법에 대한 공정도이다.
도면에서 참조 부호 1은 실리콘 기판, 2는 제1트렌치, 3은 BSG막, 4는 제1테오스 산화막, 5는 제2트렌치, 6은 제2테오스 산화막, 7은 필드 산화막이다.
도시된 바와 같이, 본 발명에 의한 반도체 소자 분리방법의 첫단계는 실리콘 기판(1)상에 소정 깊이의 제1트렌치(2)를 형성하는 것이다. 즉 1a도에 도시한 바와 같이, 영역 분리가 요구되는 실리콘 기판(1)상의 활성 영여과 필드 영역의 경계 부분에 사진 식각법으로 약 0.5 ~ 1.2㎛ 정도의 깊이를 갖는 제1트렌치(2)를 형성한다. (제1a도)
상기의 단계에서 형성된 제1트렌치(2)에 BSG막(3)을 매립한 후 이와 같이된 전체 구조의 상부에 제1테오스 산화막(4)을 형성하는 것이 제2단계이다. 이 때 상기 제1테오스 산화막(4)은 약 1000 ~ 2000Å 정도의 두께로 형성한다. (제1b도)
그런 다음 1c도에서와 같이, 상기한 제1테오스 산화막(4)을 사진 식각법으로 식각하여 필드 영역이 형성될 실리콘 기판(1)을 노출시킨다.
이 후, 상기의 단계에서 노출된 실리콘 기판(1)을 식각하여 상기한 제1트렌치(2)와 동일한 깊이의 제2트렌치(5)를 형성하는 바, 이 때 상기 제1테오스 산화막(4)을 식각의 장벽으로 이용하여 노출된 실리콘 기판을 식각한다. 그런 다음 상기 제2트렌치(5)를 포함하는 실리콘 기판의 전체면에 제2테오스 산화막(6)을 약 3000 ~ 8000Å 정도의 두께로 형성한다. (제1d도)
1d도와 같은 상태에서 통상의 화학-기계적 연마법으로 실리콘 기판위에 증착된 제2테오스 산화막(6)과 그 하부의 제1테오스 산화막(4)을 연마하여 실리콘 기판을 노출시켜 1e도에 도시한 바와 같은 BSG막(3)으로 둘러싸인 필드 산화막(7)을 형성하여 소자간 분리를 이루는 것이다. 즉, 본 발명은 열산화 공정과 트렌치 구조의 필드 산화막을 혼용하여 열공정으로 인한 활성 영역의 침투를 방지하면서 종횡비가 서로 다른 트렌치 영역이 형성된 실리콘 기판에 일정 폭의 필드 산화막을 형성함으로써 활성 영역을 충분히 확보함과 아울러 기판과의 단차가 없는 소자 분리구조를 이룰 수 있도록 한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 소자 분리방법을 실기하기 위한 하나의 실시례에 불과한 것으로, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 고안이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 영역 분리가 요구되는 실리콘 기판상의 활성 영역과 필드 영역의 경계 부분에 소정 깊이의 제1트렌치를 형성하는 단계; 상기 제1트렌치의 내부에 BSG막을 매립한 후 이와 같이된 전체 구조의 상부에 소정 두께의 제1테오스 산화막을 형성하는 단계; 상기 제1테오스 산화막을 식각하여 필드 영역이 형성될 실리콘 기판을 노출시키는 단계; 상기 제1테오스 산화막을 식각의 장벽으로 실리콘 기판을 식각하여 상기 제1트렌치와 동일한 깊이의 제2트렌치를 형성하는 단계; 상기 제2트렌치를 포함하는 전체 구조의 상부에 소정 두께의 제2테오스 산화막을 형성하는 단계; 및 상기 제2테오스 산화막과 제1테오스 산화막을 기판과 동일 평면이 되도록 연마하여 BSG막으로 둘러싸인 필드 산화막을 형성하는 단계로 구성함을 특징으로 하는 반도체 소자 분리방법.
  2. 제1항에 있어서, 상기 트렌치의 깊이는 0.5 ~ 1.2 ㎛ 정도인 것을 특징으로 하는 반도체 소자 분리 방법.
  3. 제1항에 있어서, 상기 제1테오스 산화막의 두께는 1000 ~ 2000Å 정도인 것을 특징으로 하는 반도체 소자 분리방법.
  4. 제1항에 있어서, 상기 제2테오스 산화막은 3000 ~ 8000Å 정도의 두께를 갖는 것을 특징으로 하는 반도체 소자 분리방법.
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KR100675892B1 (ko) 2005-05-06 2007-02-02 주식회사 하이닉스반도체 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치

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