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KR100202760B1 - Semiconductor device - Google Patents

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KR100202760B1
KR100202760B1 KR1019910011600A KR910011600A KR100202760B1 KR 100202760 B1 KR100202760 B1 KR 100202760B1 KR 1019910011600 A KR1019910011600 A KR 1019910011600A KR 910011600 A KR910011600 A KR 910011600A KR 100202760 B1 KR100202760 B1 KR 100202760B1
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KR
South Korea
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lead
semiconductor chip
main surface
semiconductor device
bonding
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Korean (ko)
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오이에이지
스즈끼히로미
무라까미겐
Original Assignee
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

4각형상의 주면을 갖고, 그 주면에 여러개의 소자와 주면의 주변부에 배열된 제1및 제2의 본딩패드를 갖는 반도체칩, 각각이 제1및 제2의 끝부를 가지며, 제1및 제2의 끝부가 모두 반도체칩의 바깥쪽에 위치하는 여러개의 제1의 리이드, 반도체칩의 주변상에 연장하며, 반도체칩의 바깥쪽에 연장하는 제2의 리이드, 제1의 본딩패드와 제1의 리이드의 제1의 끝부를 전기적으로 접속하는 제1의 접속수단, 제2의 본딩패드와 제2의 리이드를 접속하는 제2의 접속수단 및 반도체칩, 제1의 리이드와 제2의 리이드의 일부분 그리고 제1및 제2의 접속수단을 덮은 봉지체로 이루어지는 반도체 장치로서, 이러한 구성에 의해 제1리이드와 제1본딩패드를 접속하는 수단이 제2리이드와 단락하는 것을 방지할 수 있어 신뢰성이 높으며, 또한 박형이고, 다핀의 반도체 장치를 제공할 수 있다.A semiconductor chip having a quadrilateral main surface, the main surface having a plurality of elements and first and second bonding pads arranged at the periphery of the main surface, each having first and second ends, the first and second ends A plurality of first leads, all of which are positioned outside the semiconductor chip, extending on the periphery of the semiconductor chip, and having a second lead extending outside the semiconductor chip, a first bonding pad and a first lead. A first connecting means for electrically connecting the first end, a second connecting means for connecting the second bonding pad and the second lead, and a semiconductor chip, a portion of the first lead and the second lead, and a first A semiconductor device comprising an encapsulation body covering first and second connecting means, wherein the structure connecting the first lead and the first bonding pad can be prevented from shorting with the second lead, and the reliability is high and thin. And the semiconductor device of Da-pin It may provide.

Description

반도체 장치Semiconductor devices

제1도는 본 발명의 실시예 1의 수지봉지형 반도체 장치의 몰드수지의 상부 절반을 제거한 전체구성을 도시한 평면도.FIG. 1 is a plan view showing the entire structure in which the upper half of the mold resin of the resin encapsulated semiconductor device of Example 1 of the present invention is removed.

제2도는 제1도의 I-I 선을 절단한 단면도.2 is a cross-sectional view taken along the line I-I of FIG.

제3도는 제1도에 도시한 본 실시예 1의 수지봉지형 반도체 장치의 주요부를 설명하기 위해 일부전개한 사시도.3 is a perspective view partially developed to explain the main part of the resin-encapsulated semiconductor device of the first embodiment shown in FIG.

제4도는 제1도의 주요부 확대도.4 is an enlarged view of a main part of FIG.

제5도는 제2도의 주요부 확대도.5 is an enlarged view of a main part of FIG.

제6도 (a), (b)는 본 실시예 1의 반도체 칩의 배치 구성을 도시한 평면도.6 (a) and 6 (b) are plan views showing the arrangement of the semiconductor chips of the first embodiment.

제6도 (c)는 제6도 (a), (b)의 주요부 블럭도.6 (c) is a block diagram of the main part of FIGS. 6 (a) and 6 (b).

제7도는 본 실시예 1의 리이드 프레임의 구성을 도시한 평면도.7 is a plan view showing the structure of the lead frame of the first embodiment.

제8도는 본 발명의 실시예 2인 수지봉지형 반도체 장치의 몰드수지의 상부 절반을 제거한 전체구성을 도시한 평면도.FIG. 8 is a plan view showing the entire structure in which the upper half of the mold resin of the resin-encapsulated semiconductor device of Example 2 of the present invention is removed.

제9도는 제8도의-선을 절단한 단면도.9 is the - Section cut line.

제10도는 본 실시예 2의 리이드 프레임의 구성을 도시한 평면도.10 is a plan view showing the structure of the lead frame of the second embodiment.

제11도는 공용내부 리이드의 변형예를 도시한 도면.11 is a view showing a modification of the common inner lead.

제12도는 본 발명의 응용예를 도시한 도면.12 is a diagram showing an application of the present invention.

제13도는 제12도의-선을 절단한 단면도.FIG. 13 shows the - Section cut line.

본 발명은 반도체 장치에 관한 것으로, 특히 고집적도의 대규모 집적회로로 구성된 반도체 칩을 봉지체로 봉지한 다핀 반도체 패키지에 적용해서 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a technology effective by applying a semiconductor chip composed of a large-scale integrated circuit with a high density to an encapsulated multi-pin semiconductor package.

종래 반도체 칩을 보호하기 위해 수지로 반도체 칩을 몰드해서 봉지하고 있다.Conventionally, in order to protect a semiconductor chip, the semiconductor chip is molded and sealed with resin.

예를 들면, 중앙에 탭이라하는 반도체 칩을 탑제하는 부분을 갖는 리이드 프레임을 사용하는 것으로, 반도체 칩을 봉입전에 탭에 부착한후 수지로 이루어지는 봉지체로 전체를 덮는 기술이다. 이 종래 기술에서는 반도체 칩 주면상의 주변부에 배열된 본딩 패드와 그것에 대응하는 내부 리이드를, 예를들면 본딩 와이어로 접속하고 있다.For example, a lead frame having a portion in which a semiconductor chip called a tab is mounted in the center is used. The technique is a technique in which a semiconductor chip is attached to a tab before sealing and then covered with a resin-encapsulated body. In this prior art, the bonding pads arranged on the periphery of the main surface of the semiconductor chip and the inner leads corresponding thereto are connected by, for example, bonding wires.

종래 기술에 의한 반도체 패키지에 공통되는 문제는 금속 리이드 프레임의 리이드가 봉지체에서 돌출하는 부분, 즉 금형의 파팅 라인에 따라서 봉지체에 균열이 발생하는 일이었다.A problem common to the semiconductor package according to the prior art is that cracks occur in the encapsulation body along the part where the lead of the metal lead frame protrudes from the encapsulation member, that is, the parting line of the mold.

또, 다른 문제는 반도체 칩이 대형화된 경우에 발생한다. 외부에서 반도체 칩으로 리이드와 수지의 경계선에 따라서 환경중의 오염물 예를들면 Na+등이 침입하지만, 반도체 칩이 대형화되면 이 칩입경로가 비교적 짧게되는 것이다. 즉, 오염물이 칩입하기 쉽게 된다.Another problem occurs when the semiconductor chip is enlarged. Pollutants in the environment, such as Na + , penetrate into the semiconductor chip from the outside along the boundary between the lead and the resin, but when the semiconductor chip is enlarged, the chip grain path becomes relatively short. That is, contaminants are likely to break in.

또다른 문제는 내부 리이드를 반도체 칩의 본딩 패드에 접속하기 위해 필요한 본딩와이어가 비교적 길게되는 것이다.Another problem is that the bonding wires required to connect the inner leads to the bonding pads of the semiconductor chip are relatively long.

그래서 상기 문제를 해결하기 위해 반도체 칩의 회로형성면상에 여러개의 내부 리이드가 절연막을 개재시켜서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩 와이어로 전기적으로 접속되어 그것이 몰드수지로 봉지된 반도체 장치(LOC (Lead On Chip )구조의 반도체 장치)에 있어서, 상기 반도체 칩의 회로형성면의 긴쪽방향의 중심선 근방에 공용 내부 리이드(버스바 내부리이드)가 마련된 반도체 장치가 제안 되어 있다(U.S. Patent No. 4862245).Thus, in order to solve the above problem, a plurality of inner leads are bonded to each other with an adhesive through an insulating film on the circuit forming surface of the semiconductor chip, and the inner leads and the semiconductor chip are electrically connected to each other by a bonding wire, which is sealed with a mold resin. In a semiconductor device having a lead on chip (LOC) structure, a semiconductor device in which a common internal lead (bus bar internal lead) is provided near a center line in a longitudinal direction of a circuit forming surface of the semiconductor chip has been proposed (US Patent No. 4862245).

그러나 본 발명자는 상기 종래 기술을 검토한 결과, 다음의 문제점을 발견하였다.However, the present inventors have found the following problems as a result of examining the above prior art.

상기 내부리이드와 반도체 칩을 본딩 와이어로 전기적으로 접속할때 공용 내부리이드가 반도체 칩상의 본딩 패드와 신호용 내부 리이드 사이에 위치하기 때문에 신호용 내부 리이드에 본딩되는 와이어는 공용내부 리이드를 건너 뛰지 않으면 안된다. 이때 본딩와이어와 공용 내부 리이드의 단락을 방지하기 위해 본딩와이어의 루프 높이를 통상의 와이어 보다 높게하지 않으면 안된다.When the inner lead and the semiconductor chip are electrically connected to each other by a bonding wire, the common inner lead is located between the bonding pad on the semiconductor chip and the signal inner lead, so that the wire bonded to the signal inner lead must skip the common inner lead. At this time, in order to prevent a short circuit between the bonding wire and the common inner lead, the loop height of the bonding wire must be higher than that of the normal wire.

이때문에 봉지체의 두께를 얇게할 수 없다는 문제점이 있다.For this reason, there is a problem in that the thickness of the encapsulating body cannot be made thin.

또, 메모리와 같이 리이드의 개수가, 예를들면 20~30개로 적은 경우에는 반도체 칩의 회로형성면상의 중앙부분에 1렬로 본딩패드를 배열할 수가 있다. 그러나, 예를들면 ASIC (Application Specific Integrated Circuit)등의 논리용의 반도체 장치의 경우 리이드의 개수가 예를 들면 50개 이상의 다핀으로 된다.In addition, when the number of leads is small, for example, 20 to 30, such as a memory, the bonding pads can be arranged in one row at the center portion on the circuit formation surface of the semiconductor chip. However, for example, in the case of a logic semiconductor device such as an ASIC (Application Specific Integrated Circuit), the number of leads is, for example, 50 or more multi-pins.

이와같은 다핀의 반도체 장치에서 반도체 칩의 회로형성면상의 중앙부분에 본딩패드를 배열할 수가 없다.In such a multi-pin semiconductor device, a bonding pad cannot be arranged in the center portion on the circuit formation surface of the semiconductor chip.

또, 다핀의 반도체 장치에서 반도체 칩의 회로형성면상에 소정의 간격으로 다수 배치할 수가 없다. 즉, 반도체 칩의 회로 형성면상에 배치할 수있는 리이드의 개수에 제한이 있다.In the multi-pin semiconductor device, a plurality of semiconductor devices cannot be arranged at predetermined intervals on the circuit formation surface of the semiconductor chip. That is, there is a limit to the number of leads that can be arranged on the circuit formation surface of the semiconductor chip.

따라서 다핀의 반도체 장치를 실현할 수 없다는 문제가 있다.Therefore, there is a problem in that the semiconductor device of the multi-fin can not be realized.

본 발명의 목적은 신뢰성이 높은 반도체 장치를 제공하는 것이다.An object of the present invention is to provide a highly reliable semiconductor device.

본 발명의 다른 목적은 박형의 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a thin semiconductor device.

본 발명의 다른 목적은 다핀의 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a multi-pin semiconductor device.

본 발명의 다른목적은 전원전위 또는 기준전위의 변동에 기인하는 반도체 장치의 오동작을 방지하는 기술을 제공하는 것이다.Another object of the present invention is to provide a technique for preventing a malfunction of a semiconductor device due to a change in power supply potential or reference potential.

본 발명의 다른 목적은 박형이며 다핀이고, 오동작을 방지할 수 있는 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device which is thin, multi-pin, and which can prevent malfunction.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.Brief descriptions of representative ones of the inventions disclosed in the present application are as follows.

(1) 4각형상의 주면을 갖고, 그 주면에 여러개의 소자와 주면의 주변부에 배열된 제1및 제2의 본딩패드를 갖는 반도체 칩, 각각이 제1및 제2의 끝부를 가지며, 제1및 제2의 끝부가 모두 반도체 칩의 바깥쪽에 위치하는 여러개의 제1의 리이드, 반도체 칩의 주면상에 연장하며, 반도체 칩의 바깥쪽에 연장하는 제2의 리이드, 제1의 본딩 패드와 제1의 리이드의 제1의 끝부를 전기적으로 접속하는 제1의 접속수단, 제2의 본딩패드와 제2의 리이드를 접속하는 제2의 접속수단 및 반도체칩, 제1의 리이드와 제2의 리이드의 일부분 그리고 제1및 제2의 접속수단을 덮는 봉지체로 이루어지는 반도체 장치이다.(1) A semiconductor chip having a main surface of a quadrilateral shape, the main surface having several elements and first and second bonding pads arranged at the periphery of the main surface, each having a first and a second end, And a plurality of first leads, the second ends of which are all located outside the semiconductor chip, a second lead extending on the main surface of the semiconductor chip, and extending outward of the semiconductor chip, the first bonding pads and the first ones. The first connecting means for electrically connecting the first end of the lead of the second lead, the second connecting means for connecting the second bonding pad and the second lead, and the semiconductor chip, of the first lead and the second lead. It is a semiconductor device which consists of a sealing body which covers a part and 1st and 2nd connection means.

(2) 상기 제2의 리이드는 제1및 제2의 본딩패드보다 반도체 칩의 안쪽에 위치한다.(2) The second lead is located inside the semiconductor chip than the first and second bonding pads.

(3) 상기 제2의 리이드에는 기준전위가 인가된다.(3) The reference potential is applied to the second lead.

(4) 4각형상의 주면을 갖고, 그 주면에 여러개의 소자와 4각형상의 주면 주변부에 배열된 제1및 제2의 본딩패드를 갖는 반도체칩, 반도체칩을 덮는 봉지체, 각각이 제1및 제2의 끝부를 가지며, 4각형상의 반도체 칩의 4변에 대해서 수직방향으로 연장하고, 상기 제1의 끝부는 상기 반도체칩 근방에 위치하고, 상기 제2의 끝부는 상기 봉지체의 바깥쪽에 위치하는 여러개의 제1의 리이드, 상기 반도체 칩의 주면상에 연장하고, 상기 반도체 칩의 바깥쪽으로 연장하는 제2의 리이드, 상기 봉지체내에 위치하고, 상기 제1의 리이드에 대해서 대략 수직방향으로 연장하여 상기 제2의 리이드에 전기적으로 접속된 제3의 리이드, 상기 봉지체 내부에 위치하여 상기 제1의 본딩패드와 상기 제1의 리이드의 제1의 끝부를 전기적으로 접속하는 제1의 접속수단 및 상기 봉지체 내부에 위치하여 상기 제2의 본딩패드와 상기 제2의 리이드를 접속하는 제2의 접속수단을 포합하고, 상기 제3의 리이드는 상기 제1의 리이드의 적어도 1개에 전기적으로 접속되어 있는 반도체 장치이다.(4) A semiconductor chip having a quadrilateral main surface, the first and second bonding pads arranged on the main surface of the plurality of elements and a peripheral portion of the quadrilateral main surface, an encapsulant covering the semiconductor chip, each of the first and A second end portion, extending in a direction perpendicular to the four sides of the quadrangular semiconductor chip, wherein the first end portion is located near the semiconductor chip, and the second end portion is located outside the encapsulation member. A plurality of first leads, a second lead extending on the main surface of the semiconductor chip and extending outwardly of the semiconductor chip, located in the encapsulation body, extending substantially perpendicular to the first lead, A third lead electrically connected to a second lead, first connecting means located inside the encapsulation member to electrically connect the first bonding pad and the first end of the first lead, and the bag And a second connecting means positioned inside to connect the second bonding pad and the second lead, wherein the third lead is electrically connected to at least one of the first leads. Device.

상기한 수단(1)에 의하면 본딩패드에 대해서 제1의 리이드와 제2의 리이드는 반대방향에 위치하기 때문에 제1의 리이드와 제1의 본딩패드를 접속하는 수단이 제2의 리이드와 단락하는 것을 방지할 수 있어 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또, 본딩패드에 대해서 제1의 리이드와 제2의 리이드는 반대방향에 위치하기 때문에 박형의 반도체 장치를 제공할 수 있다. 또, 본딩 패드가 반도체 칩 주변부에 배열되어 있기 때문에 다핀의 반도체 장치를 제공할 수 있다.According to the above means (1), since the first lead and the second lead are located in opposite directions with respect to the bonding pad, the means for connecting the first lead and the first bonding pad is short-circuited with the second lead. Can be prevented and a highly reliable semiconductor device can be provided. Moreover, since the 1st lead and the 2nd lead are located in the opposite direction with respect to a bonding pad, a thin semiconductor device can be provided. In addition, since the bonding pads are arranged at the periphery of the semiconductor chip, a multi-pin semiconductor device can be provided.

상기한 수단(2)에 의하면 제2의 리이드가 제1및 제2의 본딩패드의 안쪽에 위치하고, 제1의 리이드의 제1의 끝부 안쪽에 위치하는 외형을 갖는 반도체칩이면 내장할 수 있으므로 품종이나 외형크기가 다른 여러종류의 반도체 칩을 내장할 수 있어 저렴한 반도체 장치를 단기간으로 실현할 수 있다.According to the above means (2), if the second lead is a semiconductor chip having an external shape which is located inside the first and second bonding pads and is located inside the first end of the first lead, it can be incorporated. In addition, since various types of semiconductor chips having different external sizes can be embedded, a low-cost semiconductor device can be realized in a short time.

상기한 수단(3)에 의하면 반도체 칩상에 연장하는 제2의 리이드와 제2의 본딩패드가 접속되어 있고, 제2의 리이드에는 기준전위가 인가되어 있으므로 기준전위의 변동에 의한 반도체 장치의 오동작을 방지할 수 있다.According to the above means (3), the second lead extending on the semiconductor chip and the second bonding pad are connected, and since the reference potential is applied to the second lead, malfunction of the semiconductor device due to the change of the reference potential is prevented. You can prevent it.

상기한 수단(4)에 의하면 임의의 위치의 제1의 리이드와 제3의 리이드를 전기적으로 접속하는 것에 의해 전원전위 또는 기준전위가 인가되는 리이드를 임의의 위치로 설정할 수 있으므로 반도체 장치를 프린트 기판에 내장하는 경우의 설계의 자유도가 향상한다.According to the above means 4, the lead to which the power source potential or the reference potential is applied can be set to an arbitrary position by electrically connecting the first lead and the third lead of an arbitrary position, so that the semiconductor device is a printed circuit board. The degree of freedom in design in the case of being built in is improved.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the structure of this invention is demonstrated with an Example.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing which has the same function attaches | subjects the same code | symbol, and the repeated description is abbreviate | omitted.

(실시예 1)(Example 1)

제1도는 본 발명의 실시예 1의 수지봉지형 반도체 장치의 몰드 수지의 상부 절반을 제거한 전체구성을 도시한 평면도, 제2도는 제1도의-선을 절단한 단면도, 제3도는 제1도에 도시한 본 실시예 1의 수지봉지형 반도체 장치의 주요부를 설명하기 위해 일부 전개된 사시도, 제4도는 제1도의 주요부 확대도, 제5도는 제2도의 주변부 확대도, 제6도 (a), (b)는 본 실시예 1의 반도체 칩의 배치구성을 도시한 평면도, 제6도 (c)는 제6도(a), (b)의 주요부 블럭도, 제7도는 본 실시예 1의 리이드 프레임의 구성을 도시한 평면도이다.1 is a plan view showing the entire configuration of the upper half of the mold resin of the resin-encapsulated semiconductor device according to the first embodiment of the present invention, and FIG. - Sectional drawing which cut | disconnected the line, FIG. 3 is a partially expanded perspective view for demonstrating the principal part of the resin-sealed semiconductor device of Example 1 shown in FIG. 1, FIG. 4 is an enlarged view of the principal part of FIG. 6 is a plan view showing the arrangement of the semiconductor chip of the first embodiment, and FIG. 6 (c) is a plan view of FIGS. 6 (a) and (b). Fig. 7 is a plan view showing the construction of the lead frame of the first embodiment.

본 실시예의 수지봉지형 반도체 장치는 제1도 내지 제5도에 도시한 바와같이, QFP(Quad Flat Package)형의 패키지로 구성되어 있다. 이 수지봉지형 반도체 장치는 단결정 규소 기판으로 구성된 반도체 칩(1)을 탑재하고 있다.The resin-encapsulated semiconductor device of this embodiment is composed of a QFP (Quad Flat Package) type package, as shown in FIGS. This resin-encapsulated semiconductor device has a semiconductor chip 1 composed of a single crystal silicon substrate.

상기 반도체 칩(1)의 4각형상의 회로형성면(이하 주면이라 한다)상에는 여러개의 소자(예를들면, MISFET)가 형성되고, 그 표면은 무기절연막으로 덮여져 있다. 공용내부리이드(2A)는 절연성 접착제 또는 절연성 테이프(3)을 거쳐서 반도체 칩(1)의 회로 형성면 상에 접층되어 있다. 이 공용 내부 리이드(2A)는 반도체 칩(1)을 절연성 접착제 또는 절연성 테이프(3)으로 접착고정하는 반도체 칩 고정용 링(2A1)과 이 반도체 칩 고정용 링(2A1)의 코너부에 매달려서 지지하는 4개의 매달기 리이드(2A2)로 구성되어 일체로 형성되어 있다. 반도체 칩 고정용링(2A1)은 4각형상을 이루고, 그 중앙부는 도려 내어져 있다. 즉, 소정의 폭의 리이드로 장방형이 구성되어 있다. 상기 4개의 매달기 리이드(2A2)중 1개는 외부 리이드(2B)와 일체로 형성되어 있다.Several elements (e.g., MISFETs) are formed on the quadrangular circuit formation surface (hereinafter referred to as the main surface) of the semiconductor chip 1, and the surface thereof is covered with an inorganic insulating film. The common internal lead 2A is laminated on the circuit formation surface of the semiconductor chip 1 via an insulating adhesive or an insulating tape 3. In the corner portion of the common inner lead (2A), a semiconductor chip 1, an insulating adhesive agent or the insulating ring for a tape (3) fixing semiconductor chips bonded and fixed to (2A 1) and the ring (2A 1) for fixing a semiconductor chip It is composed of the support hangs from the four suspension leads (2A 2) that are integrally formed. The semiconductor chip fixing ring 2A 1 has a quadrangular shape, and the center portion thereof is cut out. That is, the rectangle is comprised by the lead of a predetermined width. One of the four hanging leads 2A 2 is integrally formed with the outer lead 2B.

여기서 절연성 접착제 또는 절연성 테이프(3)은 절연성 폴리이미드 수지막의 양면에 절연성 폴리이미드 수지의 접착제를 마련한 3층 구조로 이루어지고 있다. 이 절연성 폴리이미드 수지막은 약 25의 막두께를 갖는다.Here, the insulating adhesive or insulating tape 3 has a three-layer structure in which the adhesive of insulating polyimide resin is provided on both surfaces of the insulating polyimide resin film. This insulating polyimide resin film is about 25 Has a film thickness.

제1도 및 제4도에 도시한 바와같이 절연성 게이트(3)은 반도체 칩 고정용 링(2A1)의 반도체 칩(1)측의 전면에 부착되어 있다.As shown in FIG. 1 and FIG. 4, the insulating gate 3 is attached to the front surface of the semiconductor chip 1 side of the semiconductor chip fixing ring 2A 1 .

또, 절연성 테이프(3)은 반도체 칩 고정용 링(2A1)의 4변에 부분적으로 부착되어도 좋다. 반도체 칩(1), 절연성 테이프(3)및 반도체 칩 고정용 링(2A1)의 열팽창 계수가 각각 다르기 때문에 반도체 칩(1)에 가하는 응력을 저감하기 위해서는 절연성 테이프(3)의 면적은 가능한한 작게하는 것이 좋다.The insulating tape 3 may be partially attached to four sides of the semiconductor chip fixing ring 2A 1 . Since the thermal expansion coefficients of the semiconductor chip 1, the insulating tape 3, and the semiconductor chip fixing ring 2A 1 are different from each other, the area of the insulating tape 3 should be as low as possible in order to reduce the stress applied to the semiconductor chip 1. It is good to make small.

상기 반도체 칩(1)의 4각형상(바깥둘레)의 바깥쪽에는 이 4각형상의 각 변에 따라서 여러개의 신호용 내부 리이드(4A)가 배치되어 있다. 이 신호용 내부리이드(4A)는 외부리이드(4B)와 일체로 형성되어 있다.On the outside of the quadrangle (outer circumference) of the semiconductor chip 1, a plurality of signal inner leads 4A are disposed along each side of the quadrangle. This signal inner lead 4A is formed integrally with the outer lead 4B.

상기 공용 내부리이드(2A)의 반도체 칩 고정용 링(2A1), 신호용 내부 리이드(4A)각각은 반도체 칩(1)의 주면상에 형성된 본딩 패드 BP에 접속수단, 예를들면 본딩와이어(5)로 전기적으로 접속되어 있다. 이 본딩 와이어(5)는, 예를들면 알루미늄(Al)또는 금(Au)와이어를 사용한다. 본딩와이어(5)는, 예를들면 열압착에 초음파 진동을 병용한 본딩법에 의해 본딩된다.The semiconductor chip fixing ring 2A 1 and the signal inner lead 4A of the common inner lead 2A are connected to bonding pads BP formed on the main surface of the semiconductor chip 1, for example, bonding wires 5. Is electrically connected). As this bonding wire 5, aluminum (Al) or gold (Au) wire is used, for example. The bonding wire 5 is bonded by the bonding method which used ultrasonic vibration together with thermocompression bonding, for example.

상기 반도체 칩(1), 공용 내부 리이드(2A), 신호용 내부 리이드(4A), 본딩와이어(5)등은 몰드 수지(6), 즉 봉지체로 봉지되어 있다. 이 몰드 수지(6)은 저응력화를 도모하기 위해 페놀계 경화제, 실리콘 고무 및 필터가 첨가된 에폭시계 수지를 사용하고 있다. 실리콘고무는 에폭시계 수지의 탄성률과 동시에 열팽창률을 저하시키는 작용이 있다. 필터는 구형의 산화 규소 입자로 형성되어 있고, 마찬가지로 열팽창률을 저하시키는 작용이 있다. 몰드 수지(6)의 봉지는 트랜스퍼 몰드법으로 실행된다.The semiconductor chip 1, the common inner lead 2A, the signal inner lead 4A, the bonding wire 5, and the like are sealed with a mold resin 6, that is, an encapsulation member. In order to reduce the stress, the mold resin 6 uses an epoxy resin to which a phenolic curing agent, a silicone rubber, and a filter are added. Silicone rubber has the effect of reducing the coefficient of thermal expansion at the same time as the elastic modulus of the epoxy resin. The filter is formed of spherical silicon oxide particles, and similarly has a function of lowering the coefficient of thermal expansion. Sealing of the mold resin 6 is performed by the transfer mold method.

상술한 바와같이 매달기 리이드(2A2)는 반도체 칩 고정용 링(2A1)의 4개의 코너부에서 반도체 칩(1)의 4개의 코너부를 통해서 몰드수지(6)의 4개 코너부에 연장해 있다. 이 4개의 매달기 리이드(2A2)중의 1개는 몰드 수지(6)의 외부로 돌출하여 외부 리이드(2B)로 되어 있다.As described above, the hanging lead 2A 2 extends from four corner portions of the semiconductor chip fixing ring 2A 1 to four corner portions of the mold resin 6 through four corner portions of the semiconductor chip 1. have. One of these four hanging leads 2A 2 protrudes out of the mold resin 6 to form an outer lead 2B.

이 외부 리이드(2B)에는 반도체 장치의 외부에서 기준전위(VSS)가 인가된다.The reference potential V SS is applied to the external lead 2B from the outside of the semiconductor device.

여기서 4개의 매달기 리이드(2A2)중의 1개만을 몰드수지(6)의 외부로 돌출시켰지만, 그밖의 매달기 리이드(2A2)로 몰드 수지(6)에서 돌출시켜서 이들 매달기 리이드(2A2)에 기준 전위를 공급해도 좋다.Here, only one of the four hanging leads 2A 2 protrudes out of the mold resin 6, but the other hanging leads 2A 2 protrude from the mold resin 6 so that these hanging leads 2A 2. ) May be supplied with a reference potential.

반도체 칩(1)주면에 여러개 마련된 기준전위용의 본딩 패드는 본딩와이어에 의해 공용 내부 리이드(2A), 구체적으로는 반도체 칩 고정용 링(2A1)에 전기적으로 접속되어 있다.A plurality of reference potential bonding pads provided on the main surface of the semiconductor chip 1 are electrically connected to the common inner lead 2A, specifically, the semiconductor chip fixing ring 2A 1 by a bonding wire.

또, 이 공용 내부 리이드(2A)는 기준 전위 대신에 전원전위(예를들면, VCC= 5V)를 인가하는 리이드로 해도 좋다.The shared internal lead 2A may be a lead to which a power supply potential (for example, V CC = 5 V) is applied instead of the reference potential.

이와같은 구성으로하는 것에 의해 반도체 장치의 기준전위 또는 전원 전위의 배선(반도체 칩(1)내의 배선, 본딩와이어(5), 공용 내부 리이드 및 외부리이드(2B)를 포함한 의미로)의 저항을 저감할 수가 있다.With such a configuration, the resistance of the wiring of the reference potential or power supply potential of the semiconductor device (in the sense including the wiring in the semiconductor chip 1, the bonding wire 5, the common internal lead and the external lead 2B) is reduced. You can do it.

이것에 의해 기준전위 또는 전원전위의 변동에 기인하는 잡음에 의해서 발생하는 오동작을 방지할 수가 있다.As a result, malfunctions caused by noise caused by variations in the reference potential or power source potential can be prevented.

또, 반도체 칩 고정용 링(2A1)은 반도체 칩(1)의 본딩 패드 BP 보다 안쪽에 위치하고 있다.The semiconductor chip fixing ring 2A 1 is located inside the bonding pad BP of the semiconductor chip 1.

여기서 제7도에 도시한 리이드 프레밍에 내장할 수 있는 반도체칩(1)의 크기는 그 하한의 반도체 칩 고정용 링(2A1)의 바깥쪽에 본딩패드BP가 배치되는 크기를 갖는 것이고, 그 상한은 신호용 내부리이드(4A)에 접촉하지 않을 정도의 크기의 것이다.Here, the size of the semiconductor chip 1 that can be incorporated in the lead framing shown in FIG. 7 is that the bonding pad BP is disposed outside the lower limit of the semiconductor chip fixing ring 2A 1 , and the upper limit thereof. Is large enough not to contact the signal inner lead 4A.

이와같이 반도체칩(1)의 외형보다 작은 반도체 칩 고정용 링(2A1)로 반도체칩(1)을 지지하고, 반도체칩(1)과 중첩되지 않도록 신호용 내부리이드(4A)를 배치한것에 의해 외형이 다른 여러종류의 반도체칩(1)을 1개의 리이드 프레임에 내장할 수 있다.Thus, the semiconductor chip 1 is supported by the semiconductor chip fixing ring 2A 1 smaller than the external shape of the semiconductor chip 1 and the signal inner lead 4A is disposed so as not to overlap with the semiconductor chip 1. These different kinds of semiconductor chips 1 can be embedded in one lead frame.

따라서 반도체 장치의 제조 기간을 단축할 수 있다는 효과, 더나아가서는 반도체 장치를 저렴하게 체공할 수 있다는 효과가 있다.Therefore, there is an effect that the manufacturing period of the semiconductor device can be shortened, and furthermore, the semiconductor device can be made cheaply.

상기 반도체칩(1)은 제6도(a), (b), (c)에 도시한 바와같이 사용자의 요망에 맞추어서 설계 제작하는 ASIC 대응의 예를 들면 표준 셀 방식으로 논리회로를 형성한 논리 LSI 로 구성되어 있다. 이 논리 LSI는 탑재되는 논리회로의 수에 따라 논리 LSI의 반도체칩(1)의 크기가 다르다. 즉, 고객의 요구에 따라 논리회로를 구성하는 논리셀군(11)의 크기와 인터페이스(12)의 수는 결정된다.As shown in Figs. 6A, 6B, and 6C, the semiconductor chip 1 is a logic in which a logic circuit is formed in an ASIC-compatible, for example, standard cell method, which is designed and manufactured according to a user's request. It consists of LSI. The size of the semiconductor chip 1 of the logic LSI differs depending on the number of logic circuits mounted therein. That is, the size of the logic cell group 11 constituting the logic circuit and the number of interfaces 12 are determined according to the customer's request.

제6도(a), (b)에서 상기 논리 LSI는 4각형상의 각 변에 따른 바깥둘레부에 여러개의 인터페이스셀(12)을 배치하고 있다. 제6도(a), (b)에는 인터페이스 셀(12)의 수는 같지만, 논리셀군(11)의 크기가 다른 경우의 예를 도시하고 있다. 제6도(c)에 도시한 바와같이 인터페이스 셀(12A)는 입력의 예로서, 신호용 본딩 패드BP와 입력버퍼회로로 구성되어 있다. 이 신호용 본딩 패드BP와 입력 버퍼회로 사이에는 정전 보호회로가 마련되어 있고, 입력버퍼회로논리셀군(11)에 접속되어 있다. 인터페이스 셀(12B)는 출력의 예로서, 논리셀군(11)에서의 출력이 출력버퍼회로를 거쳐서 본딩 패드BP에 접속되어 있다. 인터페이스 셀(12C)는 전원전압 VCC가 인가되는 전원용 본딩 패드로 구성되어 있다. 인터페이스 셀(12D)는 기준전압 VSS가 인가되는 전원용 본딩패드로 구성되어 있다. 즉, 인터페이스 셀(12)는 입출력 버퍼회로, 전원등의 주변회로에 본딩 패드를 포함한 구조로 구성되어 있다. 이와같이 구성되는 논리 LSI는 4각형상의 코너부에서 본딩패드 BP가 배치되지 않는 영역이 존재한다.6 (a) and 6 (b), the logic LSI arranges a plurality of interface cells 12 on the outer periphery along each side of the quadrangle. 6A and 6B show an example where the number of interface cells 12 is the same, but the sizes of the logical cell groups 11 are different. As shown in Fig. 6C, the interface cell 12A is composed of a signal bonding pad BP and an input buffer circuit as an example of input. An electrostatic protection circuit is provided between the signal bonding pad BP and the input buffer circuit, and is connected to the input buffer circuit logical cell group 11. The interface cell 12B is an example of the output, and the output from the logic cell group 11 is connected to the bonding pad BP via the output buffer circuit. The interface cell 12C is composed of a bonding pad for a power source to which a power supply voltage V CC is applied. The interface cell 12D is configured of a bonding pad for power supply to which a reference voltage V SS is applied. In other words, the interface cell 12 has a structure including bonding pads in peripheral circuits such as an input / output buffer circuit and a power supply. In the logical LSI configured as described above, there is an area where the bonding pads BP are not disposed at the corners of the quadrangular shape.

상기 인터페이스 셀(12)의 안쪽에는 논리셀 군(11)이 배치되어 있다. 이 논리셀군(11)에는 여러개의 MISFET를 갖는 기본셀이 X, Y 방향으로 배열되어 있다. 이 논리셀군(11)의 주면상에는 절연성 접착제 또는 절연성 테이프(3)을 거쳐서 상기한 반도체 칩 고정용 링(2A1)이 마련되어 있다. 반도체 칩 고정용 링(2A1)은 반도체칩(1)의 4각형상의 각변에 따른 배치(예를들면, 장방형)로 구성되고, 이 각 변과 평행하게 연장하고 있다. 이와같이 구성된 반도체칩 고정용 링(2A1)은 상술한 본딩 패드BP가 배치되지않는 영역(코너부)상을 연장하는 4개의 매달기 리이드(2A2)로 지지되어 있다.The logic cell group 11 is disposed inside the interface cell 12. In this logic cell group 11, a base cell having a plurality of MISFETs is arranged in the X and Y directions. On the main surface of this logic cell group 11, the above-mentioned semiconductor chip fixing ring 2A 1 is provided via an insulating adhesive or an insulating tape 3. The semiconductor chip fixing ring 2A 1 is composed of an arrangement (for example, a rectangle) along each side of a quadrilateral of the semiconductor chip 1, and extends in parallel with each side. The semiconductor chip fixing ring 2A 1 configured as described above is supported by four hanging leads 2A 2 extending on an area (corner portion) in which the above-described bonding pads BP are not arranged.

상기 공용 내부 리이드(2A), 신호용 내부 리이드(4A), 외부리이드(2B), (4B)의 각각은 제7도에 도시한 바와같이 리이드 프레임에 일체로 형성되어 있다. 공용 내부 리이드(2A)의 반도체칩 고정용 링(2A)는 이 코너부에서 4개의 매달기 리이드(2A2)이 지지되고, 매달기 리이드(2A2)는 안틀(4C)에 지지되어 있다.Each of the common inner lead 2A, the signal inner lead 4A, the outer lead 2B, and 4B is formed integrally with the lead frame as shown in FIG. Fixing the semiconductor die ring (2A) for the common inner lead (2A) is in a corner portion supporting the four suspension leads (2A 2), suspended lead (2A 2) is supported on anteul (4C).

신호용 내부 리이드(4A)의 한쪽끝은 안틀(4C)에 지지되어 있다. 외부 리이드(2B) 및 (4B)는 각각의 양단이 안틀(4C)와 바깥틀(4D)에 의해 지지되어 있다.One end of the signal inner lead 4A is supported by the inner frame 4C. Both ends of the outer leads 2B and 4B are supported by the inner frame 4C and the outer frame 4D.

상기 공용 내부 리이드(2A), 신호용 내부 리이드(4A), 외부 리이드(2B), (4B)각각은 리이드 프레임에서 절단 및 성형되어 구성되어 있다. 리이드 프레임은 상술한 몰드수지(6)으로 봉지된 후에 절단 및 성형이 이루어진다. 이 리이드 프레임은 예를들면 Fe-Ni(예를들면, Ni함유율 42 또는 50%)합금, Cu등으로 형성되어 있다.The common inner lead 2A, the signal inner lead 4A, the outer lead 2B, and 4B are each cut and molded in the lead frame. The lead frame is cut and molded after being sealed with the above-described mold resin 6. The lead frame is made of, for example, a Fe-Ni (eg Ni content 42 or 50%) alloy, Cu or the like.

상기 절연성 접착제(3)으로서는 에폭시계수지 대신에 예를들면 폴리에테르 아미드이미드계 수지를 사용해도 좋다. 그리고 절연성 접착제(3)은 상기 리이드 프레임의 상태에서 공용 내부 리이드(2A)의 장방형의 반도체칩 고정용 링(2A1)에 테이프형상으로해서 접착해두고, 그후 반도체 장치의 조립을 실행한다.As the insulating adhesive 3, for example, polyether amideimide resin may be used instead of the epoxy resin. The insulating adhesive 3 is attached in a tape shape to the rectangular semiconductor chip fixing ring 2A 1 of the common inner lead 2A in the state of the lead frame, and thereafter, the semiconductor device is assembled.

이 종류의 수지봉지체 페키지는 소위 반도체칩(1)상에 공용 내부리이드(2A)만을 배치한 LOC(Lead On Chip)구조를 채용하고 있다. LOC구조를 채용하는 수지봉지형 패키지는 탭을 사용하지 않으므로, 크기가 큰 반도체칩(1)을 봉지할 수가 있다.This type of resin encapsulation package employs a so-called lead on chip (LOC) structure in which only a common inner lead 2A is disposed on a semiconductor chip 1. Since the resin encapsulated package employing the LOC structure does not use a tab, it is possible to encapsulate a large semiconductor chip 1.

또, 탭과 반도체칩, 탭과 내부 리이드 선단, 탭과 본딩 와이어등에 관한 구조상의 제한이 없어지기 때문에 동일 리이드 프레임에 탑재가능한 반도체칩의 크기의 허용값이 넓어진다.In addition, since the structural restrictions on the tab and the semiconductor chip, the tab and the inner lead tip, the tab and the bonding wire, and the like are eliminated, the allowable value of the size of the semiconductor chip that can be mounted in the same lead frame is widened.

상기 공용 내부리이드(2A)는, 예를들면 VCC용 리이드 또는 VSS용 리이드로 사용되고, 그밖의 신호용 내부 리이드(4A)의 다른쪽 끝의 선단으로 규정된 영역내에서 평행하게 연장시키고 있다. 이 공용 내부 리이드(2A)의 반도체칩 고정용 링(2A1)은 반도체칩 주면의 어느위치에서도 전원전압 VCC, 기준전압 VSS를 공급할수 있게 구성되어 있다. 즉, 이 수지봉지형 반도체 장치는 전원전압 VCC, 기준전압 VSS의 변동에 기인하는 오동작을 저감할 수 있다. 그리고 동작속도의 고속화를 도모할 수 있게 구성되어 있다.The common inner lead 2A is used, for example, as a lead for V CC or a lead for V SS , and extends in parallel in an area defined by the tip of the other end of the other inner lead 4A. The semiconductor chip fixing ring 2A 1 of the common internal lead 2A is configured to be capable of supplying the power supply voltage V CC and the reference voltage V SS at any position on the main surface of the semiconductor chip. In other words, this resin-encapsulated semiconductor device can reduce malfunctions caused by variations in power supply voltage V CC and reference voltage V SS . And it is comprised so that operation speed can be speeded up.

다음에 본 실시예의 수지 봉지형 반도체 장치의 조립 방법에 대해서 간단히 설명한다.Next, a method of assembling the resin encapsulated semiconductor device of the present embodiment will be briefly described.

먼저 리이드 프레임의 공용 내부 리이드(2A)의 반도체 칩 고정용 링(2A1)의 반도체칩(1)의 주면측에 절연성 접착제(3)을 접착하고, 반도체칩(1)주면상에 리이드 프레임을 접착한다.First, the insulating adhesive 3 is adhered to the main surface side of the semiconductor chip 1 of the semiconductor chip fixing ring 2A 1 of the common inner lead 2A of the lead frame, and the lead frame is attached on the main surface of the semiconductor chip 1. Glue.

다음에 공용 내부 리이드(2A)의 반도체 칩 고정용 링(2A1)및 신호용 내부 리이드(4A)와 반도체칩(1)상의 본딩 패드BP를 본딩 와이어(5)로 각각 와이어 본딩해서 전기적으로 접속한다.Next, the semiconductor chip fixing ring 2A 1 of the common inner lead 2A, the signal inner lead 4A, and the bonding pad BP on the semiconductor chip 1 are wire-bonded with the bonding wires 5 to be electrically connected. .

다음에 상기 몰드수지(6)으로 봉지한후 외부 리이드(2B),(4B)각각을 도금하고, 외부리이드(2B), (4B)각각을 리이드 프레임의 안틀(4C)및 바깥틀(4D)에서 분리하여 성형한다.Next, after sealing with the mold resin 6, the outer leads 2B and 4B are plated, respectively, and the outer leads 2B and 4B are respectively placed in the inner frame 4C and outer frame 4D of the lead frame. Separate from and mold.

최후에 4개의 매달기 리이드(2A2)에 일체로 형성되어 있는 외부 리이드(2B)중 3개를 절단해서 수지봉지형 반도체 장치의 조립을 완료한다.Finally, three of the outer leads 2B integrally formed on the four hanging leads 2A 2 are cut to complete the assembly of the resin-encapsulated semiconductor device.

이와같이 수지봉지형 반도체 장치를 구성하는 것에 의해 종래의 LOC구조의 것에 비해서 반도체칩(1)의 주면상에 본딩 패드BP를 마련하는 면적이 증대하므로 다핀화에 필요한 수의 본딩 패드BP를 마련할 수가 있다.By constructing the resin-encapsulated semiconductor device in this way, the area for providing the bonding pads BP on the main surface of the semiconductor chip 1 is increased compared to that of the conventional LOC structure, so that the number of bonding pads BP required for the multipinning can be provided. have.

또, 동일 리이드 프레임에 품종이나 바깥지름 크기가 다른 여러 종류의 반도체칩(1)을 탑재할 수가 있다.In addition, various kinds of semiconductor chips 1 having different varieties and outer diameters can be mounted on the same lead frame.

또, 탑재하는 반도체칩(1)의 바깥지름 크기가 작을때(제6도(b)), 본딩 패드BP와 반도체칩 고정용링(공용 내부 리이드(2A))(2A1)의 간격은 좁아지므로 이것에 해당할 만큼 본딩와이어(5)의 길이를 짧게할 수 있어 전원 잡음의 원인으로 되는 본딩와이어(5)의 저항값을 저감할 수 있다.Also, when the outer diameter of the semiconductor chip 1 to be mounted is small (Fig. 6 (b)), the distance between the bonding pad BP and the semiconductor chip fixing ring (public inner lead 2A) 2A 1 becomes narrow. The length of the bonding wire 5 can be shortened as much as this, and the resistance value of the bonding wire 5 which becomes a cause of power supply noise can be reduced.

또, 반대로 탑재하는 반도체칩(1)의 바깥지름크기가 클때(제6도(a)), 본딩 패드BP와 반도체 칩 고정용 링(공용 내부 리이드(2A))(2A1)의 간격이 넓게되어 본딩 와이어(5)의 길이는 길어지지만, 반도체칩(1)의 바깥지름크기에 해당할만큼 본딩 패드BP의 배치 가능수도 증가할수 있고, 전원용 본딩 패드BP수를 증가할 수 있으므로, 즉, 제6도(a)의 인터페이스 셀(12)사이에 전원 전위 또는 기준 전위용의 본딩패드를 배치할 수 있으므로 전원 잡음의 증가를 억제할 수가 있다.On the contrary, when the outside diameter of the semiconductor chip 1 to be mounted is large (Fig. 6 (a)), the gap between the bonding pad BP and the semiconductor chip fixing ring (public inner lead 2A) 2A 1 is wide. The length of the bonding wire 5 is increased, but the number of bonding pads BP can be increased and the number of bonding pads BP for the power source can be increased to correspond to the outer diameter of the semiconductor chip 1, that is, Since the bonding pads for the power supply potential or the reference potential can be arranged between the interface cells 12 of 6 degrees (a), an increase in power supply noise can be suppressed.

또, 상기 공용 내부 리이드(2A)의 반도체 칩 고정용 링(2A1)을 반도체칩(1)의 4변에 대해서 거의 평행하게 마련하는 것에 의해 전원등의 회로에 공용하는 본딩 패드BP를 어느 위치에라도 마련할 수가 있다.Further, by arranging the semiconductor chip fixing ring 2A 1 of the common inner lead 2A almost parallel to the four sides of the semiconductor chip 1, the bonding pads BP common to a circuit such as a power supply are placed at any position. We can arrange even.

또, 상기 공용 내부 리이드(2A)의 반도체 칩 고정용 링(2A1)은 반도체칩(1)주면의 본딩 패드BP가 없는 중앙부에 배치되고, 4개의 매달기 리이드(2A2)는 반도체칩(1) 주면의 코너부의 바깥둘레부를 경유해서 배치되어 있으므로 본딩 패드BP의 배치 면적을 증대할 수가 있다.Further, the semiconductor chip fixing ring 2A 1 of the common inner lead 2A is disposed at the center portion of the semiconductor chip 1 in which there is no bonding pad BP, and the four hanging leads 2A 2 are formed of a semiconductor chip ( 1) Since it is arrange | positioned via the outer periphery of the corner part of a principal surface, the arrangement area of the bonding pad BP can be increased.

상기 여러개의 신호용 내부 리이드(4A)에 대응하는 반도체 칩(4)주면상의 본딩 패드BP는 상기 공용 내부 리이드(2A)의 바깥쪽에 마련되는 것에 의해 본딩와이어(5)가 공용 내부 리이드(2A)와 교차하는 일이 없으므로 공용 내부 리이드(2A)와 본딩와이어(5)가 단락할 염려가 없다.The bonding pads BP on the main surface of the semiconductor chip 4 corresponding to the plurality of signal inner leads 4A are provided outside the common inner leads 2A, so that the bonding wires 5 are connected to the common inner leads 2A. Since there is no crossing, there is no fear that the common inner lead 2A and the bonding wire 5 are short-circuited.

상기 공용 내부 리이드(2A)의 반도체 칩 고정용 링(2A1)을 신호용 내부 리이드(4A)보다 약간 위로 올려서 반도체칩(1)상하의 몰드수지(6)의 양이 균형되도록 반도체칩(1)을 거의 중앙부에 배치한 것에 의해 그 반도체칩(1)상하의 몰드수지(6)의 양을 균형 시킬수 있으므로 온도 사이클에 의한 균열의 발생을 저감할 수가 있다.Raise the semiconductor chip fixing ring 2A 1 of the common inner lead 2A slightly above the signal inner lead 4A so that the amount of the mold resin 6 above and below the semiconductor chip 1 is balanced. By disposing almost at the center, the amount of mold resin 6 above and below the semiconductor chip 1 can be balanced, so that the occurrence of cracking due to the temperature cycle can be reduced.

(실시예 2)(Example 2)

제8도는 본 발명의 실시예 2인 수지봉지형 반도체장치의 몰드 수지의 상부절반을 제거한 전체구성을 도시한 평면도, 제9도는 제8도의-선을 절단한 단면도, 제10도는 본 실시예 2의 리이드 프레임의 구성을 도시한 평면도이다.FIG. 8 is a plan view showing the entire structure in which the upper half of the mold resin of the resin-encapsulated semiconductor device according to the second embodiment of the present invention is removed, and FIG. - Sectional drawing which cut | disconnected the line and FIG. 10 is a top view which shows the structure of the lead frame of Example 2. FIG.

본 실시예 2의 수지봉지형 반도체장치는 제8도 내지 제10도에 도시한 바와같이 상기 실시예 1의 공용 내부 리이드(2A)을 신호용 내부 리이드(4A)와 동일 평면상의 높이로해서 반도체칩(1)주면상의 절연성 접착제 또는 절연성 테이프(3)을 거쳐서 적층해도 상기 반도체칩(1)이 몰드수지(6)의 거의 중앙부에 위치하도록한 것이다.In the resin-encapsulated semiconductor device of the second embodiment, as shown in Figs. 8 to 10, the semiconductor chip is made with the common inner lead 2A of the first embodiment coplanar with the signal inner lead 4A. (1) The semiconductor chip 1 is positioned almost at the center of the mold resin 6 even when laminated via the insulating adhesive on the main surface or the insulating tape 3.

이와같이 반도체칩(1)상하의 몰드수지(6)의 양을 균형있게하는 구성으로되는 경우에는 평판(동일평면)한 리이드 프레임을 사용할 수 있으므로 리이드 프레임의 제작이 간단하게 된다.In this way, when the amount of the mold resin 6 on the upper and lower sides of the semiconductor chip 1 is balanced, flat lead frames can be used, which makes production of lead frames simple.

다음에 상기 실시예 1, 2에서의 공용 내부 리이드(2A)의 변형예를 제11도에 도시한다. 도면에는 반도체칩(1)및 그 상부의 공용 내부 리이드(2A), 접착제(3)만을 나타냈지만 다른 부분에 대해서는 지금까지 기술한 것과 같다. 공용 내부 리이드(2A)는 단일 전원으로서 작용할뿐만 아니라 분리된 상태에서 각각의 전원의 공용 내부리이드로서 사용할 수가 있다.Next, Fig. 11 shows a modification of the common inner lead 2A in the first and second embodiments. The figure shows only the semiconductor chip 1, the common inner lead 2A and the adhesive 3 on the upper portion thereof, but the other parts are as described above. The common internal lead 2A not only acts as a single power source but can also be used as a common internal lead of each power supply in a separated state.

또, 제12도 및 제13도(제12도의-선을 절단한 단면도)에 도시한 바와같이 사용자의 요구에 따라 내부 리이드(4A1)과 공용 내부 리이드(2A)의 매달기 리이드(2A2)을 단락편(20)으로 용접 또는 본딩와이어에 의해 전기적으로 접속하고, 다른 내부 리이드(4A)와의 분리에는 절연성 접착 테이프(3)을 사용한다. 이 절연성 접착테이프(3)은 상술한 것과 마찬가지이다.12 and 13 (of FIG. 12 - As shown in the cross-sectional view of the cutting line), the hanging lead 2A 2 of the inner lead 4A 1 and the common inner lead 2A is welded or bonded to the shorting piece 20 according to the user's request. It electrically connects and the insulating adhesive tape 3 is used for isolation | separation from the other internal lead 4A. This insulating adhesive tape 3 is the same as that mentioned above.

이것에 의해 공용 내부 리이드(2A)와 임의의 내부 리이드(4A1)에 본딩와이어(5)에 의해 동일전위에 접속가능하게 된다. 이것은 공용 내부 리이드(2A)가 VCC또는 VSS에 사용되지만, 임의의 내부 리이드(4A1)이 전원핀으로 될 수 있다는 것을 의미한다.This makes it possible to connect the common inner lead 2A and the arbitrary inner lead 4A 1 to the same potential by the bonding wire 5. This means that the common internal lead 2A is used for V CC or V SS , but any internal lead 4A 1 can be the power pin.

또, 단락편(20)은 임의의 신호용 내부 리이드(4A)및 공용 내부 리이드(2A)의 저 저항과, 방열판으로서 사용할 수 있다.Moreover, the short circuit piece 20 can be used as the low resistance of arbitrary internal signal 4A and common internal lead 2A, and a heat sink.

즉, 임의의 내부 리이드(4A1)을 VCC또는 VSS로서 설정할 수 있으므로 반도체장치를 프린트기판등에 내장하는 경우의 프린트 기판등의 배선 설계가 용이하게 된다.That is, since the arbitrary internal leads 4A 1 can be set as V CC or V SS , the wiring design of a printed board or the like when the semiconductor device is incorporated in a printed board or the like becomes easy.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the said Example, this invention is not limited to the said Example, Of course, it can be variously changed in the range which does not deviate from the summary.

예를들면, 본 발명은 세라믹으로 형성된 봉지체의 캐비티내에 반도체칩을 유리봉지하는 유리봉지형 반도체장치에 적용할 수가 있다.For example, the present invention can be applied to a glass encapsulated semiconductor device which glass encapsulates a semiconductor chip in a cavity of an encapsulation body formed of ceramic.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.The effect obtained by the representative of the invention disclosed in this application is briefly described as follows.

종래의 LOC 구조의 것에 비해서 반도체칩의 회로형성면 상에 본딩패드를 마련하는 면적이 증대하므로 다핀의 반도체 장치를 제공할 수 있다.Compared with the conventional LOC structure, the area for providing the bonding pads on the circuit formation surface of the semiconductor chip is increased, so that a multi-pin semiconductor device can be provided.

또, 탭을 사용하고 있지않으므로 탭과 본딩와이어가 단락할 염려가 없어 신뢰성이 높은 반도체 장치를 제공할 수 있다.In addition, since the tab is not used, there is no fear that the tab and the bonding wire are short-circuited, thereby providing a highly reliable semiconductor device.

또, 전원전위 또는 기준전위용의 본딩패드를 어느 위치에라도 마련할 수 있으므로 전원 또는 기준전위의 변동을 방지할 수 있다.In addition, since the bonding pads for power supply potential or reference potential can be provided in any position, the fluctuation of a power supply or a reference potential can be prevented.

또, 신호용 내부 리이드의 개수를 증가할 수 있으므로 다핀의 반도체장치를 제공할 수 있다.In addition, since the number of signal internal leads can be increased, a multi-pin semiconductor device can be provided.

도, 본딩와이어가 공용 내부 리이드와 교차하는 일이 없으므로, 공용 내부 리이드와 본딩와이어가 단락할 염려가 없어 신뢰성이 높은 반도체 장치를 제공할 수 있다.In addition, since the bonding wire does not cross the common inner lead, there is no fear that the common inner lead and the bonding wire are short-circuited, thereby providing a highly reliable semiconductor device.

또, 종래의 LOC구조의 반도체 장치에 비해서 박형의 반도체 장치를 제공할 수 있다.In addition, a thinner semiconductor device can be provided as compared with a conventional LOC structure semiconductor device.

또, 공용 내부리이드에 의해 전원 또는 기준전위용의 배선의 저항값을 저감할 수 있으므로 전원 또는 기준전위의 변동에 의한 잡음을 저감할 수 있다.In addition, since the resistance value of the power supply or the wiring for the reference potential can be reduced by the common internal lead, it is possible to reduce the noise caused by the change in the power supply or the reference potential.

또, 동일 리이드 프레임에 품종이나 바깥지름 크기등이 다른 여러종류의 반도체칩을 탑재할 수 있음과 동시에 상기 효과에 의해 저렴화가 실현된다. 그리고 단기간으로 반도체장치를 제조할 수 있다.In addition, it is possible to mount various kinds of semiconductor chips having different varieties, outer diameters and the like in the same lead frame, and at the same time, the cost reduction is realized by the above effects. And a semiconductor device can be manufactured in a short time.

Claims (22)

(a) 4각형의 주면을 갖는 반도체칩으로서, 상기 주면에는 여러개의 반도체소자와 여러개의 제1 및 제2의 본딩패드가 형성되어 있고, 상기 제1 및 제2의 본딩패드는 상기 반도체칩 주면의 4변을 따라서 배치되어 있는 반도체칩, (b) 상기 반도체칩을 봉지하는 봉지체, (c) 제1의 끝부와 제2의 끝부를 갖는 여러개의 제1의 리이드로서, 상기 제1의 끝부는 상기 반도체칩의 근방에 위치하고, 상기 제2의 끝부는 상기 봉지체의 외부에 위치하는 제1의 리이드, (d) 상기 반도체칩의 주면상으로 연결되는 제1의 부분을 갖는 제2의 리이드 및 (e) 상기 봉지체중에 위치하고 상기 제1의 본딩패드와 상기 제1의 리이드의 제1의 끝부를 전기적으로 접속하는 제1의 본딩와이어 및 상기 봉지체중에 위치하고 상기 제2의 본딩패드와 상기 제2의 리이드를 전기적으로 접속하는 제2의 본딩와이어로 이루어지고, 상기 반도체칩 주면의 1변은 상기 1변을 따라 배치된 본딩패드와 상기 제1의 리이드의 제1의 끝부 사이에 위치하는 것을 특징으로 하는 반도체장치.(a) A semiconductor chip having a quadrilateral main surface, wherein a plurality of semiconductor elements and a plurality of first and second bonding pads are formed on the main surface, and the first and second bonding pads are the main surface of the semiconductor chip. (B) an encapsulation body for encapsulating the semiconductor chip, (c) a plurality of first leads having first and second ends, wherein the first ends A second lead having a first lead located near the semiconductor chip, the second end being positioned outside the encapsulation member, and (d) a first portion connected on the main surface of the semiconductor chip. And (e) a first bonding wire located in the encapsulation body and electrically connecting the first end of the first bonding pad and the first lead, and a second bonding pad located in the encapsulation body and the second bonding pad and the second bonding pad. A second to electrically connect the second lead And a bonding wire, wherein one side of the main surface of the semiconductor chip is positioned between the bonding pad disposed along the one side and the first end of the first lead. 제1항에 있어서, 상기 제2의 리이드의 제1의 부분은 상기 여러개의 제1 및 제2의 본딩패드의 안쪽에 위치하는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 1, wherein the first portion of the second lead is located inside the plurality of first and second bonding pads. 제2항에 있어서, 상기 봉지체는 4각형이고, 상기 제2의 리이드는 상기 제1의 부분에 접속되고 또한 상기 봉지체의 코너부를 향해서 연장되는 제2의 부분을 갖는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 2, wherein the encapsulation member is quadrangular, and the second lead has a second portion connected to the first portion and extending toward a corner portion of the encapsulation member. . 제3항에 있어서, 상기 반도체칩의 주면은 상기 제2의 리이드의 상기 제1의 부분에 절연막을 거쳐서 접착되어 있는 것을 특징으로 하는 반도체장치.4. The semiconductor device according to claim 3, wherein a main surface of said semiconductor chip is bonded to said first portion of said second lead via an insulating film. 제2항에 있어서, 상기 봉지체는 4각형의 주면을 갖고, 상기 여러개의 제1의 리이드는 상기 4각형의 4변에서 돌출하고 있는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 2, wherein the encapsulation has a main surface of a quadrilateral shape, and the plurality of first leads protrude from four sides of the quadrilateral shape. 제5항에 있어서, 상기 제1의 본딩패드에 대응해서 상기 제1의 본딩패드보다 안쪽에 배치된 입출력버퍼를 또 갖는 것을 특징으로 하는 반도체장치.6. The semiconductor device according to claim 5, further comprising an input / output buffer disposed inwardly of the first bonding pad in correspondence with the first bonding pad. 제6항에 있어서, 상기 제2의 리이드는 상기 반도체칩에 기준전압을 공급하기 위한 리이드인 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 6, wherein the second lead is a lead for supplying a reference voltage to the semiconductor chip. 제2항에 있어서, 상기 제2의 리이드의 제1의 부분은 상기 반도체칩 주면의 4변과 평행한 부분을 갖는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 2, wherein the first portion of the second lead has a portion parallel to four sides of the main surface of the semiconductor chip. 제8항에 있어서, 상기 제2의 리이드의 제1의 부분은 고리형상인 것을 특징으로 하는 반도체장치.9. The semiconductor device according to claim 8, wherein the first portion of the second lead is annular. 제9항에 있어서, 상기 봉지체는 4각형의 주면을 갖고, 상기 여러개의 제1의 리이드는 상기 4각형의 4변에서 돌출하고 있는 것을 특징으로 하는 반도체장치.10. The semiconductor device according to claim 9, wherein the encapsulation member has a quadrilateral main surface, and the plurality of first leads protrude from four sides of the quadrilateral. 제10항에 있어서, 상기 제2의 리이드는 상기 고리형상의 제1의 부분에서 상기 봉지체의 코너부를 향해서 연장되는 제2의 부분을 갖는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 10, wherein the second lead has a second portion extending from the first annular portion toward the corner portion of the encapsulation member. (a) 4각형의 주면을 갖는 반도체칩으로서, 상기 주면에는 여러개의 반도체소자와 여러개의 제1, 제2 및 제3의 본딩패드가 형성되어 있고, 상기 제1, 제2 및 제3의 본딩패드는 상기 반도체칩 주면의 4변을 따라서 배치되어 있는 반도체칩, (b) 상기 반도체칩을 봉지하는 봉지체, (c) 제1의 끝부와 제2의 끝부를 갖는 여러개의 제1의 리이드로서, 상기 제1의 끝부는 상기 반도체칩의 근방에 위치하고, 상기 제2의 끝부는 상기 봉지체의 외부에 위치하는 제1의 리이드, (d) 상기 반도체칩의 주면상으로 연장되는 제1의 부분을 갖는 제2의 리이드 (e) 상기 반도체칩의 주면상으로 연장되는 제1의 부분을 갖는 제3의 리이드 및 (f) 상기 봉지체중에 위치하고 상기 제1의 본딩패드와 상기 제1의 리이드의 제1의 끝부를 전기적으로 접속하는 제1의 본딩와이어, 상기 봉지체중에 위치하고 상기 제2의 본딩패드와 상기 제2의 리이드를 전기적으로 접속하는 제2의 본딩와이어 및 상기 봉지체중에 위치하고 제3의 본딩패드와 상기 제3의 리이드를 전기적으로 접속하는 제3의 본딩와이어로 이루어지고, 상기 반도체칩 주면의 1변은 상기 1변을 따라 배치된 본딩패드와 상기 제1의 리이드의 제1의 끝부 사이에 위치하는 것을 특징으로 하는 반도체장치.(a) A semiconductor chip having a quadrilateral main surface, wherein a plurality of semiconductor elements and a plurality of first, second and third bonding pads are formed on the main surface, and the first, second and third bondings are formed. The pad is a plurality of first leads having a semiconductor chip disposed along four sides of the main surface of the semiconductor chip, (b) an encapsulation body for sealing the semiconductor chip, and (c) a first end portion and a second end portion. And a first lead positioned near the semiconductor chip, and a second lead positioned outside the encapsulation member, and (d) a first portion extending on a main surface of the semiconductor chip. (E) a third lead having a first portion extending on the main surface of the semiconductor chip; and (f) a second lead located in the encapsulation body of the first bonding pad and the first lead. The first bonding wire which electrically connects a 1st end part, in the said sealing body And a second bonding wire for electrically connecting the second bonding pad and the second lead, and a third bonding positioned in the encapsulation body and electrically connecting the third bonding pad and the third lead. The semiconductor device comprising a wire, wherein one side of the main surface of the semiconductor chip is positioned between the bonding pad disposed along the one side and the first end of the first lead. 제12항에 있어서, 상기 제2의 리이드의 제1의 부분 및 제3의 리이드의 제1의 부분은 상기 여러개의 제1, 제2 및 제3의 본딩패드의 안쪽에 위치하는 것을 특징으로 하는 반도체장치.13. The method of claim 12, wherein the first portion of the second lead and the first portion of the third lead are located inside the plurality of first, second and third bonding pads. Semiconductor device. 제13항에 있어서, 상기 반도체칩의 주면은 상기 제2의 리이드의 제1의 부분 및 제3의 리이드의 제1의 부분에 절연막을 거쳐서 접착되어 있는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 13, wherein the main surface of the semiconductor chip is bonded to the first portion of the second lead and the first portion of the third lead via an insulating film. 제13항에 있어서, 상기 봉지체는 4각형의 주면을 갖고, 상기 여러개의 제1의 리이드는 상기 4각형의 4변에서 돌출하고 있는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 13, wherein the encapsulation member has a quadrilateral main surface, and the plurality of first leads protrude from four sides of the quadrilateral. 제13항에 있어서, 상기 제2의 리이드는 상기 반도체칩으로 기준전압을 공급하기 위한 리이드이고, 상기 제3의 리이드는 상기 반도체칩으로 전원전압을 공급하기 위한 리이드인 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 13, wherein the second lead is a lead for supplying a reference voltage to the semiconductor chip, and the third lead is a lead for supplying a power supply voltage to the semiconductor chip. 제13항에 있어서, 상기 제2의 리이드의 제1의 부분 및 제3의 리이드의 제1의 부분은 상기 반도체칩 주면의 4변과 평행한 부분을 갖는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 13, wherein the first portion of the second lead and the first portion of the third lead have portions parallel to four sides of the main surface of the semiconductor chip. 제17항에 있어서, 상기 제2의 리이드 및 제3의 리이드 중 한쪽의 제1의 부분은 고리형상인 것을 특징으로 하는 반도체장치.18. The semiconductor device according to claim 17, wherein the first portion of one of the second lead and the third lead is annular. (a) 4각형의 주면을 갖는 반도체칩으로서, 상기 주면에는 여러개의 반도체소자와 여러개의 제1 및 제2의 본딩패드가 형성되어 있고, 상기 제1 및 제2의 본딩패드는 상기 반도체칩 주면의 4변을 따라서 배치되어 있는 반도체칩, (b) 상기 반도체칩을 봉지하는 4각형의 봉지체, (c) 제1의 끝부와 제2의 끝부를 갖는 여러개의 제1의 리이드로서, 상기 제1의 끝부는 상기 반도체칩의 근방에 위치하고, 상기 제2의 끝부는 상기 4각형의 봉지체의 각 변에서 외부로 돌출하는 여러개의 제1의 리이드, (d) 상기 반도체칩의 주면상으로 연장되는 고리형상의 제1의 부분과 상기 고리형상의 제1의 부분에서 상기 봉지체의 4개의 코너부로 연장되는 제2의 부분을 갖는 제2의 리이드, (e) 상기 봉지체중에 위치하고, 상기 제1의 리이드와 교차하는 방향으로 연장되는 부분으로 이루어지는 고리형상의 제3의 리이드로서, 상기 제3의 리이드는 상기 제2의 리이드에 전기적으로 접속하어 있고, 또한 상기 제1의 리이드와의 사이에 절연층을 거쳐서 배치되어 있는 제3의 리이드 및 (f) 상기 봉지체중에 위치하고 상기 제1의 본딩패드와 상기 제1의 리이드의 제1의 끝부를 전기적으로 접속하는 제1의 본딩와이어, 상기 봉지체중에 위치하고 상기 제2의 본딩패드와 상기 제2의 리이드를 전기적으로 접속하는 제2의 본딩와이어 및 상기 제3의 리이드와 상기 제1의 리이드를 전기적으로 접속하는 제3의 본딩와이어로 이루어지고, 상기 반도체칩 주면의 각 변은 상기 각변을 따라 배치된 본딩패드와 상기 제1의 리이드의 제1의 끝부 사이에 위치하는 것을 특징으로 하는 반도체장치.(a) A semiconductor chip having a quadrilateral main surface, wherein a plurality of semiconductor elements and a plurality of first and second bonding pads are formed on the main surface, and the first and second bonding pads are the main surface of the semiconductor chip. A semiconductor chip disposed along four sides of (b) a quadrangular encapsulation body for encapsulating the semiconductor chip, and (c) a plurality of first leads having first and second ends, wherein The first end is located in the vicinity of the semiconductor chip, and the second end is a plurality of first leads protruding outward from each side of the quadrangular encapsulation body, and (d) extends on the main surface of the semiconductor chip. A second lead having an annular first portion to be formed and a second portion extending from the annular first portion to four corner portions of the encapsulation member, (e) located in the encapsulation body, Consisting of parts extending in the direction crossing the lead of 1 A third annular lead that is lost, wherein the third lead is electrically connected to the second lead and is arranged via an insulating layer between the first lead and the third lead; (f) a first bonding wire located in the encapsulation body and electrically connecting the first end of the first bonding pad and the first lead, the second bonding pad located in the encapsulation body and the second bonding pad and the first bonding wire; A second bonding wire electrically connecting the two leads and a third bonding wire electrically connecting the third lead and the first lead, wherein each side of the main surface of the semiconductor chip has the respective sides. And a bonding pad disposed along the first end of the first lead. (a) 4각형의 주면상에 여러개의 반도체소자가 형성되고, 상기 주면의 4변을 따라서 배치된 여러개의 제1 및 제2의 본딩패드를 갖는 반도체칩을 준비하는 공정, (b) 평행하게 연장되는 2개의 외부프레임, 상기 외부프레임에 접속되고 또한 끝부를 갖는 여러개의 제1의 리이드 및 상기 반도체칩의 주면과 중첩되는 제1의 부분과 상기 제1의 부분에서 상기 외부프레임 방향으로 연장되는 제2의 부분을 갖는 제2의 리이드를 갖는 리이드 프레임을 준비하는 공정, (c) 상기 제2의 리이드의 제1의 부분과 상기 반도체칩의 주면을 접착하는 공정, (d) 상기 제1의 리이드와 상기 제1의 본딩패드 및 상기 제2의 리이드의 제1의 부분과 상기 제2의 본딩패드를 본딩와이어로 접속하는 공정, (e) 상기 반도체칩을 상기 제2의 리이드로 지지한 상태에서 상기 반도체칩을 몰드수지로 봉지하는 공정 및 (f) 상기 제1의 리이드를 상기 외부프레임에서 분리하는 공정을 갖고, 상기 반도체칩의 각 변이 상기 제1의 리이드의 끝부와 상기 본딩패드 사이에 위치하도록 상기 제2의 리이드의 제1의 부분과 상기 반도체칩의 주면을 접착하는 것을 특징으로 하는 반도체장치의 제조방법.(a) forming a semiconductor chip having a plurality of semiconductor devices formed on a main surface of a quadrilateral shape and having a plurality of first and second bonding pads disposed along four sides of the main surface, and (b) in parallel Two outer frames extending, a plurality of first leads connected to the outer frame and having ends, a first portion overlapping the main surface of the semiconductor chip and extending in the outer frame direction from the first portion; Preparing a lead frame having a second lead having a second portion, (c) adhering a first portion of the second lead to a main surface of the semiconductor chip, and (d) Connecting a lead, a first portion of the first bonding pad and the second lead, and the second bonding pad with a bonding wire, (e) a state in which the semiconductor chip is supported by the second lead Mold the semiconductor chip in Sealing and (f) separating the first lead from the outer frame, wherein each side of the semiconductor chip is positioned between an end of the first lead and the bonding pad. A method of manufacturing a semiconductor device, comprising bonding a first portion to a main surface of the semiconductor chip. 제20항에 있어서, 상기 봉지공정과 상기 제1의 리이드를 외부프레임에서 분리하는 공정사이에 상기 제1의 리이드에 도금을 하는 공정을 또 포함하는 것을 특징으로 하는 반도체장치의 제조방법.21. The method of claim 20, further comprising plating the first lead between the encapsulation step and the step of separating the first lead from the outer frame. 제20항에 있어서, 상기 제1의 리이드를 외부프레임에서 분리하는 공정후에 상기 제2의 리이드를 상기 외부프레임에서 분리하는 공정을 또 포함하는 것을 특징으로 하는 반도체장치의 제조방법.21. The method of claim 20, further comprising the step of separating the second lead from the outer frame after the step of separating the first lead from the outer frame.
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