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KR100197745B1 - Ic반도체칩 연산속도 테스트용의 전자회로 및 그 방법 - Google Patents

Ic반도체칩 연산속도 테스트용의 전자회로 및 그 방법 Download PDF

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KR100197745B1
KR100197745B1 KR1019910019484A KR910019484A KR100197745B1 KR 100197745 B1 KR100197745 B1 KR 100197745B1 KR 1019910019484 A KR1019910019484 A KR 1019910019484A KR 910019484 A KR910019484 A KR 910019484A KR 100197745 B1 KR100197745 B1 KR 100197745B1
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엘. 롱웰 마이클
제이. 파크스 테리
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살웬 리챠드
델 유에스에이 코퍼레이션
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Abstract

본 발명은 선반재고 IC테스터와 관련하여 사용되는 하나 이상의 IC반도체 칩의 필요한 연산속도를 검출하기 위한 전자회로와 그 방법에 관한 것이다. 테스터는 시간, 제어 및 디스플레이를 제공한다. IC 반도체 칩의 각각은 일정시간의 주기동안 테스터에 의해 시간이 정해진 일련의 펄스를 발생시키는 링 오실레이터 회로를 구비한다. 각각의 반도체 칩에 형성된 계수기(50)는 일정시간의 주기동안 발생된 펄스의 수를 계산한다. 테스터에 발생된 필요한 연산속도를 나타내는 수는 각각의 반도체 칩에 형성되어 있는 래치 조립체(60)에 설정된다. 또한 각각의 반도체 칩에 형성된 비교기는 래치의 내용과 계수기의 내용을 비교하여 계수기의 내용이 래치의 내용보다 크기나 같으면 검사된 반도체 칩을 허용한다. 테스터의 디스플레이는 그 결과를 나타낸다. 만약 연산속도가 대단히 크면 필요한 연산속도를 표시하는 수를, 예를 들면 2로 나눈다. 계수기와 래치의 크기가 초과되지 않도록 오실레이티의 출력 또한 2로 나눈다.

Description

IC 반도체칩 연산속도 테스트용의 전자회로 및 그 방법
첨부도면은 본 발명에 필요한 반도체칩에 형성된 집적 구성요소의 개략도.
* 도면의 주요부분에 대한 부호의 설명
11-17 : 계수기 스테이지 19 : 제산기
21-27 : 래치 31-37 : 비교기 스테이지
40 : IC 테스터 50 : 계수기
60 : 래치 조립체 70 : 비교기 조립체
80 : 링 오실레이터
본 발명은 IC 반도체칩의 연산속도를 테스트하는 것에 관한 것으로, 특히 선반재고 IC테스터(off-the-shelf IC Tester)와 관련한 테스터에 관한 것이다.
IC 반도체칩에 대한 처리편차는 크다. 고성능 칩은 상당히 고가의 주문 생산된 IC테스터를 이용하는 테스트흐름(test flow) 중엔 종종 속도별로 정렬된다. 고속칩은 고가의 고속 시스템을 세우기 위하여 이용된다.
IC 반도체칩의 기술상태는 저속도에서 기능적으로 테스트된다. 만약 반도체칩이 지속테스트를 통과하면 보다 고속 테스트로 진행한다. 고장(failure)전의 테스트속도가 칩의 속도이다. 이와 같이 반복하여 주문 생산된 IC 테스터가 이용된다.
특정의 응용 IC(ASIC) 반도체칩은 속도용으로는 거의 선정되지 않는다. ASIC 칩은 일반적인 상태의 기술은 아니다. 제조되는 회로의 대단히 큰 다양성은 테스터의 비용과 정지시간에 기인한 주문 생산된 테스터의 사용을 어렵게 하고 있다.
주파수 계수기와 함께 주문 생산된 대단히 고가의 테스터와 사용하기 위하여 링 오실레이터가 구비된다.
본 발명은 표준 테스터를 이용하여 ASIC또는 IC 반도체칩의 연산속도를 테스트하기 위한 것이다.
링 오실레이터, 주파수 계수기, 래치 및 비교기는 IC 반도체칩에 배치되도록 설계되어 처리편차에 기초한 칩의 속도 선정을 위한 용이한 메카니즘을 제공한다. 링 오실레이터의 속도는 칩의 다른 구성요소의 속도를 대표한다.
본 발명은 주문 생산된 특정 IC 테스터를 필요로 하지 않고도 연산속도에 의한 선정을 가능하게 해준다. 본 발명에서 테스트는 타이밍 신호, 시각표시신호, 필요한 연산속도의 입력 신호 및 각종 제어신호를 제공하기 위하여 이용된다.
필요한 속도(바람직한 실시예에서는 2로 나눔)를 나타내는 숫자는 테스터를 개재하여 래치로 입력된다. 링 오실레이터는 테스터로부터의 CLK신호에 의해 기동되고, 링 오실레이터에 의해 발생된 신호는 소정시간의 주기(테스터에 의해 정해짐) 동안 계수기에 의해 계산된다. 이 바람직한 실시예에서 링 오실레이터로부터의 펄스는 주파수에 따라 2로 나눈다. 계산된 링 오실레이터의 펄스수가 래치에 설정된 수와 같기나 그보다 크면 칩은 만족한 연산속도를 갖지만, 그렇지 못하면 칩은 약간 낮은 연산속도의 적용시에 적합할 것이다.
본 발명의 주목적은 선반재고 IC 테스터와 관련한 IC 반도체칩의 연산속도를 결정하기 위한 시스템을 제공하기 위한 것이다.
본 발명의 다른 목적은 타이밍·디스플레이 및 제어를 위한 선반잰고 테스터를 이용하여 연산속도를 결정하기 위하여 오실레이터, 계수기, 래치 및 비교기를 구비한 IC 반도체칩을 제공하기 위한 것이다.
이들 목적 및 기타의 목적은 후술하는 상세한 설명에서 분명해질 것이다.
IC반도체칩에 형성된 다른 구성요소의 속도를 대표하는 펄스를 발생시키기 위하여 그 반도체 칩에 오실레이터(바람직한 실시예에서는 링 오실레이터)를 형성시킴으로써 오실레이터의 연산속도와 그 반도체칩에 형성된 다른 구성요소의 연산속도를 결정할 수 있다. 더욱이 반도체칩애 계수기, 래치 조립체 및 비교기 조립체를 형성시킴으로써 타이밍, 디스플레이 및 제어를 제공하기 위한 선반재고 테스터는 IC반도체칩의 연산속도를 결정하기 위하여 사용될 수 있다.
첨부도면에는 신호 CLK, EN 및 RESET- 신호를 제공하는 IC 테스터(40)가 도시되어 있다. 또 필요한 주파수(바람직한 본 실시예에서는 2로 나눔)가 IC테스터(40)를 개재하여 입력된다. IC 테스터(40)는 제어신호와 데이타를 반도체 칩에 송신하고 반도체 칩으로부터의 정보를 수신하기 위하여 반도체 칩의 각 핀과 연결되는 연결부를 구비하고 있다. 속도는 테스트될 수 없고, 하나의 핀은 본 발명의 회로에 의해 결정되는 바와 같이 테스트된 반도체칩의 속도가 최저속도와 같은지 또는 그보다 큰지를 표시하도록 선정된다. 필요한 연산속도 등의 파라미터와 타이밍 신호는 공지의 방식으로 테스터의 소프트웨어에 의해 지시받은 대로 입력된다.
본 발명에 이용되는 테스터는 HP 82000 IC평가 시스템, 모델 D50이다. 본 명세서에서 참고로 한 이 테스터는 다음의 문서에 기재되어 있다.
(가) 모델 U 200 및 D50용의 명세서
(나) 로드 맵 문서 Documentation Road Map)-1989년판
(다) HP 82000의 이용 개정 1.1 1989년 12월
(라) HP 82000의 입문 개정 1. 1989년 6월
(마) HP 82000의 진보된 테스트 개정 1. 1989년 7월
물론 다른 IC테스터의 선정도 마찬가지로 할 수 있다.
계수기(50)는 압력부로서 적용되는 하나의 스테이지에서 다음 스테이지로 자리올림하여 도시된 바와 같이 접속된 개개의 스테이지(11-17)로 구성되어 있다. 계수기는 IC 테스터(40)로부터의 신호 RESET-을 부정함으로써 소거되고 신호RESET-를 단정함으로서 인에이블(enable)된다.
링 오실레이터(80)는 IC 테스터(40)로부터의 신호 CLK가 하이(high)인 동안 인에이블된다. 제산기(19)는 링 오실레이터 주파수를 사용 가능한 숫자로 만들기 위하여 임의의 숫자로 그 주파수를 나눈다. 바람직한 본 실시예에서 제산기(19)는 2로 나눈다.
래치 조립체(60)는 IC테스터(40)를 개재하여 입력된 주파수(바람직한 본 실시예에서는 2로 나눔)를 래치하는 개개의 래치(21-27)로 구성되어 있다. 주파수는 도시된 바와 같이 각 개치(21-27)의 D 입력부에 제공된다. 각각의 래치(21-27)는 IC테스터(40)로부터의 신호 EN에 의해 인에이블된다.
비교기 조립체(70)는 계수기의 각 스테이지와 각각의 래치를 비교하기 위한 개개의비교기 스테이지(31-37)로 구성되어 있다. 단일 AND 게이트인 비교기 스테이지(31)를 제외하고는 다른 비교기 스테이지는 비교기 스테이지(32)와 동일하다. 이해를 쉽게하기 위하여 비교기 스테이지(32) 만을 설명하기로 한다.
NAND 게이트(43)는 비교기 AND 게이트(31)로부터의 출력을 수신한다. NAND 게이트(44)도 마찬가지다. NAND 게이트(43)의 다른 입력부에는 계수기(12)의 출력이 입력되고 NAND 게이트(44)의 다른 입력부에는 래치(22)의 출력이 입력된다. NAND 게이트(45)는 래치(22)로부터의 출력과 계수기 스테이지(12)로부터의 출력을 수신한다.
NAND 게이트(43,44,45)의 출력은 모두 NAND 게이트(46)에 입력되고, NAND 게이트(46)의 출력은 비교기 스테이지(33)에 대한 입력의 대용이 된다. 비교기 스테이지(33)는 비교기 스테이지(34)등에 입력을 제공한다.
최종적으로 합성래치(20)가 비교기 스테이지(37)로부터의 최종출력을 수신하도록 제공된다. 이 비교기 스테이지(37)는 계수기(50)의 내용이 래치의 내용과 같은지 또는 그보다 큰지를 표시한다. 래치(21-27)로부터의 출력과 함께 래치(20)로부터의 출력은 테스터로 보내지고, 이 테스터에서(2로 나뉜) 오실레이터 주파수가(2로 나뉜) 필요한 연산주파수와 같은지 또는 그보다 큰지를 나타내는 표시가 된다. 래치(21-27)의 내용을 보내는 것은 편리하기는 하지만 필요한 것은 아니다.
최소 연산주파수는 IC테스터(40)를 개재하여 래치(리-27)로 입력된다. 바람직한 본 실시예에서는 필요한 래치의 수를 제한하기 위하여 이 숫자는 2로 나뉜다. 그리고 계수기(50)는 IC 테스터(40)로부터의 신호 RESET-를 부정함으로써 재설정된다.
IC테스터(40)를 경유한(N으로 나뉜)주파수는 개개의 래치(21-27)로 계수기(50)는 신호 RESET-의 단정에 의해 인에이블되고 링 오실레이터(80)는 단정된 신호 CLK에 의해 작동된다. 그리고 테스터는 신호 CLK를 100ns 동안 하이(high) 상태로 유지한다. 신호CLK가 로우(Low)상태로 되면 링 오실레이터(80)는 발진을 멈춘다. 링 오실레이터(80)가 발진하기 위해서는 신호 RESET-는 단정되어 있어야만 한다. 100ns의 시간주기는 임의적인 것이며 다른 시간이 이용될 수 있음은 분명하다.
IC 테스터(40)로부터의 신호 EN은 계수기(11-17)로부터의 출력과 함께 비교기(70)에 출력되도록 래치(21-27)의 출력을 인에이블한다. 비교기 스테이지(37)로부터 합성래치(20)로 송신된 결과와 함께 비교가 이루어진다. 고출력인 합성래치(20)는 오실레이터 주파수가 래치(21-27)에 설정된 주파수와 같은지 또는 그보다 큰지를 나타낸다.
래치(21-27)로부터의 출력과 함께 합성래치(20)로부터의 출력을 레지스터로서 판독될 수 있도록 테스터로 송신된다.
상술한 내용은 선반재고 IC 테스터와 관련하여 IC 반도체칩의 연산속도를 검사할 수 있는 방식에 관하여 기술한 것이다. 특정한 종류의 테스터, 계수기의 스테이지 수, 래치조립체, 비교기는 기술적으로 선택할 수 있고, 첨부된 청구범위에만 한정되지 않고 본 발명의 범위 내에 있는 모든 것이 생각될 수 있다.

Claims (14)

  1. 타이밍신호, 디스플레이신호 및 제어신호 CLK를 제공하는 IC 테스터(40)와 관련하여 하나이상의 IC 반도체 칩의 필요한 연산속도 검출용의 전자회로로서 다음의 구성요소로 되어 있는 것을 특징으로 하는 전자회로, (가) 일정시간의 주기동안 오실레이터의 시간을 맞추어 접속한 테스터에 의해 1시간 조정이 되어 일련의 펄스를 발생시키기 위하여 하나 이상의 반도체 칩 각각에 형성되어 있는 오실레이터회로, (나) 일정시간의 주기동안 발생된 펄스의 수를 계산하기 위하여 하나 이상의 반도체 칩의 각각에 형성되고 오실레이터에 접속된 계수기, (다) 필요한 연산속도를 표시하는 수를 유지하기 위하여 하나 이상의 반도체 칩의 각각에 형성된 기억장치, (라) 일정시간의 주기동안 계산된 펄스의 수와 필요한 연산속도를 표시하는 수를 비교하여 디스플레이에 출력하고, 계산된 펄스의 수가 필요한 연산속도를 표시하는 수와 같은지 또는 그보다 큰지를 표시하여 필요한 연산속도를 가지는 침입을 확인하기 위하여 하나 이상의 반도체 칩에 형성된 비교기.
  2. 제1항에 있어서, 상기 오실레이터 회로는 링 오실레이터(80)인 것을 특징으로 하는 전자회로.
  3. 제2항에 있어서, 상기 계수기는 N개의 스테이지로 구성되는 것을 특징으로 하는 전자회로.
  4. 제3항에 있어서, 상기 기억장치는 조립체로 구성되는 것을 특징으로 하는 전자회로.
  5. 제4항에 있어서, 필요한 연산속도를 나타내는 수는 래치 조립체에 입력되기 전에 젯수에 의해 나누어지고, 일정시간의 주기동안 계산된 링 오실레이터로부터의 일련의 펄스를 수신하고 젯수에 의해 나누어지는 제산기(19)를 구비하는 것을 특징으로 하는 전자회로.
  6. 제5항에 있어서, 래치조립체는 N개의 래치로 되어있는 것을 특징으로 하는 전자회로.
  7. 제6항에 있어서, 비교기는 N개의 스테이지를 포함하는 것을 특징으로 하는 전자회로.
  8. 제7항에 있어서, N=7인 것을 특징으로 하는 전자회로.
  9. 제8항에 있어서, 젯수는 2인 것을 특징으로 하는 전자회로.
  10. 제9항에 있어서, 오실레이터는 신호 CLK 단정(assertion)에 의해 작동되고 신호 CLK의 비단정(deassertion)에 의하여 정지되는 것을 특징으로 하는 전자회로.
  11. 테스트 시간을 제공하고 결과를 디스플레이하는 칩 테스터를 이용하여 하나이상의 IC 반도체 칩의 필요한 연산속도를 검출하는 방법으로서 다음과 같은 단계로 이루어진 것을 특징으로 하는 방법, (가) 하나 이상의 IC 반도체 칩의 각각에 오실레이터, 계수기, 래치 및 비교기를 형성시키는 단계 (나) 래치에 필요한 연산속도를 나타내는 수를 입력하는 단계 (다) 오실레이터를 동작시키는 단계 (라) 테스트시간 중 오실레이터 수를 계산하는 단계 (마) 계산된 오실레이터 펄스의 수와 필요한 연산속도를 나타내는 수를 비교하는 단계 (바) 계산된 오실레이터 펄스의 수가 필요한 연산속도를 나타내는 수와 같거나 또는 그보다 크면 반도체 칩을 허용하는 단계.
  12. 제11항에 있어서, 상기 (마)의 비교하는 단계 후에 비교의 결과를 칩 테스터에 보내는 단계와 그 결과를 디스플레이하는 단계를 추가로 포함라는 것을 특징으로 하는 전자회로.
  13. 제12항에 있어서, 상기 (나)의 수를 입력하는 단계 전에는 필요한 연산속도를 나타내는 수를 나누는 단계를 포함하고 상기 (다)의 오실레이터를 동작서키는 단계 후에는 필요한 연산속도를 표시하는 수를 나누는데 사용한 동일한 젯수로 오실레이터 펄스의 수를 나누는 단계를 추가로 포함하는 것을 특징으로 하는 전자회로.
  14. 제13항에 있어서, 젯수는 2인 것을 특징으로 하는 방법.
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