KR100193551B1

KR100193551B1 - 단일 확산 전극을 갖는 폭이 좁은 eeprom

Info

Publication number: KR100193551B1
Application number: KR1019920701715A
Authority: KR
Inventors: 스트븐 제이. 슈만; 제임스 쳉 휴
Original assignee: 페레고스 조지, 마이크 로스; 아트멜 코포레이숀
Priority date: 1990-11-21
Filing date: 1991-11-13
Publication date: 1999-07-01
Anticipated expiration: 2011-11-13
Also published as: EP0511370B1; US5086325A; JPH05508262A; JP3129438B2; WO1992010002A1; DE69130163T2; DE69130163D1; KR920704358A; EP0511370A1; EP0511370A4; ATE171011T1

Abstract

본 발명의 EEPROM 디자인의 특징은 소스, 드레인, 박막 산화물, 채널 및 플로팅 게이트 전극이 폭이 좁은 선형 전극들이라는 점에 있다. 한쌍의 대향하는 선형 전장 산화물 장벽(12,14)은 매우 가까운 간격으로 이격될 수 있는 폭방향 경계면의 능동 구조를 형성한다. 기판(13)에 주입된 드레인 전극은 대향하는 두개의 전장 산화물의 측벽과 접촉하고 있지만 어떠한 측벽에도 연장되어 있지 않다. 전장 산화물 장벽이 먼저 형성되고 난후에 단일 주입에 이어지는 확산에 의해 소스, 드레인 및 채널이 형성되고 그 다음에 플로팅 게이트가 형성된다. 스트라이프 디자인의 모든 전극들은 대향하는 전장 산화물 장벽과 접촉하고 있다. 제어 게이트(19)는 플로팅 게이트 위에 배치된다. 전극 형성을 위한 대향하는 전장 산화물 장벽, 스트라이프 전극 디자인 및 단일 주입 단계의 조합과 같은 단순화된 EEPROM 공정을 사용하여 아주 소형의 셀을 제조할 수 있다.

Description

[발명의 명칭]

단일 확산 전극을 갖는폭이 좁은 EEPROM

[발명의 상세한 설명]

[기술 분야]

본 발명은 EEPROM 구조 및 그 EEPROM의 제조방법에 관한 것이다.

[배경 기술]

전기 소거식 프로그램 가능한 읽기 전용 메모리 장치(EEPROM)는 디지탈 회로에서 프로그래밍 또는 기록 데이타를 변경할 필요성이 있는 응용에 사용되는 MOS트랜지스터 메모리 소자이다. 비휘발성 메모리 장치라는 용어로도 사용되는 이들 소자는 전원이 끊어지면 즉시 메모리 상태를 잃게 되는 정적 기억장치(SRAM) 또는 동적 기억장치(DRAM)와 같은 메모리 소자와는 다르게 전원이 제거된 후에도 메모리 상태를 계속 유지하고 있다. 1970년대에 최초로 선보이기 시작한 EEPROM은 ''터널링''(tunneling)으로 알려진 현상에 의해 전하가 ''플로팅 게이트''에 주입될 수 있다는 것이 특징이다.

그러한 소자에 대한 선행 기술은 1978년 E. Harari에 의해 ''A 256-bit Non-volatile Static RAM''이라는 제목으로 IEEE International Solid State Circuits Conference 보고서에 공개되어 있다. 그러한 회로에서는 드레인 또는 드레인과 관련된 영역과 같은 전하 공급 영역과 플로팅 게이트 사이에 고전장을 발생시키기 위해 약 20볼트의 비교적 높은 전압이 사용된다. 전자들은 Fowler-Nordheim 터널링으로 알려진 현상 즉, 두개의 영역을 분리시키는 절연층에 손상을 가함이 없이 플로팅 게이트와 전하공급 영역을 분리시키는 매우 얇은 절연층을 점프 또는 터널링하여 통과할 수 있다. 유사한 방식에 의해, 높은 역전압을 인가하면 소자를 방전시키는 플로팅 게이트로부터 전하가 제거될 수 있다.

E.Hariri에 의한 미합중국 특허 제4,132,904호의 제4도 및 제4a도에는 전장 산화물을 형성하기 전에 단일 확산으로 형성된 드레인과 소스를 갖는 EEPROM이 도시되어 있다. 터널링 영역은 소스와 드레인 전극의 안과 위로 정방형으로 위치되어 있다. 플로팅 게이트는 제4a도에 도시되어 있는 바와같이 채널안에 위치되어 있으며 대향하는 두개의 전장 산화물 장벽과 중첩되어 있다.

플로팅 게이트에서의 전하축적은 디지탈 신호 즉, 1 또는 0을 표시하며 플로팅 게이트를 포함하는 트랜지스터가 도통하기 시작하는 임계 전압을 측정함으로써 판독될 수 있다. 첫번째 임계 전압은 플로팅 게이트에서의 양극 전하 축적을 표시하는데 반해 두번째 임계 전압은 음극 전하축적을 표시한다.

MOS EEPROM은 D.Frohman-Bentchkowsky, J. Mar, George Perlegos 및 W. Johnson에게 허여된 미합중국 특허 제4,203,158호에 기술되어 있다. 이 디자인은 플로팅 게이트에 전하를 공급하는 ''제3영역''에 특징이 있다. 제1 및 제2영역은 각각 소스 및 드레인 영역이다. 박막 절연층은 플로팅 게이트와 제3영역 사이에 형성되며, 이 박막 절연층을 통해 상기 제3영역과 플로팅 게이트 사이에서 터널링이 일어난다.

최근의 MOS EEPROM 디자인은 Gust Perlegos와 T.C. Wu. 에 허여된 미합중국 제4,822,750호에 기술되어 있다. 이 디자인은 Frohman-Bentchkowsky 디자인과 유사하지만 셀을 완전히 가로질러 그 이상까지 연장되어 있으며 전장 산화물 아래에 다소 연장되어 있는 제3의 영역을 갖는 셀을 특징으로 한다. 이 디자인은 두단계의 확산 또는 주입이 필요한데, 그 이유는 제3영역이 침하될 수 있도록 하기 위해서는 전장 산화물 앞에 제3영역을두어야 할 필요성이 있기 때문이다. 전장 산화물이 적층되고 플로팅 폴리(floating poly) 또는 제어 게이트가 적층된 다음에, 소스 및 드레인 확산이 두번째 확산 또는 주입단계에서 이루어진다. Yaron 등에 의한 미합중국특허 제 4,477, 825호에서의 EEPROM 디자인은 전장 산화물층의 경계 내부에 위치되어 있는 얇은 절연층의 경계를 갖는 것으로 기술되어 있다.

본 발명의 목적은 셀 크기가 감소되며 제조 방법이 단순화된 EEPROM 디자인을 제공하는데 있다.

[발명의 개요]

우리는 전장 산화물 영역이 형성된 후에 플로팅 게이트 트랜지스터의 소스, 드레인 및 채널을 형성하는 단일 확산을 특징으로 하는 EEPROM 소자를 위한 스트라이프(stripe) 또는 선형 폭방향 기하형상을 고안하였다. 서로 평행하게 이격되어 있는 전장 산화물 장벽들 사이,특히 그들 벽의 안쪽 경계선이 폭방향 크기가 된다. 본 발명의 전극, 박막산화물 및 채널을 한정하는 폭방향 선은 얼마간의 길이를 가짐으로써 대향하는 전장 산화물 장벽의 내부 경계 영역사이에서 여러 방면으로 연장되어 있는 짧은 스트라이프로서 나타난다.

본 발명은 전장 산화물의 형성으로 부터 시작된다. 전장 산화물이 대향하는 폭방향 장벽과 함꼐 형성된 후에 상술한 바대로 단일 단계에의해 소스, 드레인 및 채널이 형성된다. 두개의 이격된 전극과 채널을 형성하는 단일 단계는 드라이브-인(drive-in)과정에서 이온 주입 다음에 이온 확산 과정을 포함한다. 이온의 드라이브-인은 전장 산화물과의 접합면을 생성한다. 셀의 양측부에 있는 전장 산화물과 접촉하도록 상부로 부터 드레인을 형성하면, 접합이 기판 표면 아래로 전장 산화물에 대향되게 형성됨으로써 박막 산화물에 노출되지 않으므로 에지가 노출되지 않는다. 이러한 방법에 의해 이전에 공지된 디자인보다도 셀이 보다 소형이 되고 제조 공정도 보다 간단해질 수 있다.

본 발명은 스트라이프 또는 선으로서 제조되는 박막 산화물 윈도(window)를 포함하는데, 여기에서 산화물의 박막층은 기판과 접촉하고 있다. 폴리실리콘은 박막 산화물에 의해 드레인과 분리된 플로팅 게이트를 형성하기 위해 적층된다. 플로팅 게이트 외의 것들도 후막 산화물에 의해 드레인,채널 및 소스를 비롯하여 기판과도 분리된다.플로팅 게이트의 대향하는 측면은 전장 산화물과 중첩되어 있다. 윈도 영역은 드레인에서 플로팅 게이트까지 전하 캐리어가 터널링하도록 터널 영역을 형성한다. 즉,윈도 아래의 전하 공급 영역은 MOS트랜지스터의 드레인 전극이된다.

셀폭이 현재 작아지는 추세에 있으므로 메모리 셀은 보다 소형이될 수 있다. 셀 폭의 크기는 그 크기를 최소화 할 수 있는 제조 장비의 성능에 달려 있다.

[도면의 간단한 설명]

제1도는 본 발명에 따른 EEPROM 구조의 평면도이다.

제2a도 및 제2b도는 각각 제1도의 선 2A-2A 및 2B-2B를 따라 절취한 측단면도이다.

제3도는 제1도의 구조로 만들기위한 한 방법을나타낸 측단면도이다.

제4도는 선 4-4를 따라 취한 제3도의 측단면도이다.

제5도는 제1도의 구조로 만들기 위한 방법을 나타낸 측단면도이다.

제6도는 선 6-6을 따라 취한 제5도의 측단면도이다.

제7도는 제1도의 구조로 만들기 위한 방법을 나타낸 측단면도이다.

제8도는 선 8-8을 따라 취한 제7도의 측단면도이다.

제9도는 제1도의 구조로 만들기 위한 방법을 나타낸 측단면도이다.

제10도는 선 10-10을 따라 취한 제9도의 측단면도이다.

제11도는 제1도의 구조로 만들기 위한 방법을 나타낸 측단면도이다.

제12도는 선12-12를 따라 취한 제11도의 측단면도이다.

[발명을 실행하기 위한 최선의 모드]

제1도, 2a도 및 2b도에 있어서, 대향하는 전장 산화물 장벽(12,14) 사이에 제조되어 있는 좁은 폭을 갖는 전극 EEPROM이 도시되어 왔다. ''폭''의 치수는 제1도에서 ''W''로 나타내고 길이는 폭에 대해 수직으로 나타나 있다. 셀의 기하 형상은 평행선 즉, 스트라이프만을 사용하므로 능동 셀 폭은 0.3㎛정도로 작다. 그 구조는 실리콘 웨이퍼(13)위에 조립되어졌다. EEPROM 구조의 주요 부분인 전극은 주로 제2a도에 도시된 산화물층(17)과 같은 절연층에 의해 기판(13)위에 배치된 플로팅 게이트를 포함한다. 제어 전극(19)은 플로팅 게이트(15)위에 연장되어 있으며 절연층에 의해 플로팅 게이트와는 이격되어있다.

기판에 주입되어 있는 표면 아래의 소스(21) 및 드레인(23)은 평행한 스트라이프 모양으로 나타내어져 있다. 소스와 드레인은 스트라이프 모양의 채널 영역(25)에 의해 이격되어 있다. 소스(21),드레인(23) 및 채널(25)은 산화물 장벽(12,14)의 대향하는 내부 경계면과 접촉하는 대향 측면 에지를 갖는다. 이들 경계면은 LOCOS가 사용될때는 테이퍼링 에지(tapering edge)이지만 트렌치 격리가 사용될때는 수식벽이다. 본 발명은 어느 한 상황에서 전장 산화물과의 드레인 접촉면을 고려하고 있다. 제1도에서,교차 평행선으로 나타낸 박막 산화물 스트라이프(27)는 플로팅 게이트(15)의 아랫면에 그리고 기판(13)과 드레인(23)윗면에 놓여 있다. 상기 박막 산화물 스트라이프는 전하 캐리어가 드레인(23)에서 플로팅 게이트(15)까지 터널링할 수 있는 영역이다.

다른 트랜지스터 구조는 동일한 산화물 장벽(12)와 (14) 사이에 제조될 수 있다. 예컨대, 플로팅 게이트 트랜지스터를 선택하는 트랜지스터는 흔히 플로팅 게이트 구조와 근사하게 제조된다. 이들은 대개 종래의 MOS 트랜지스터이다(도시되지 않음).

다시 제1도로 돌아가서, 산화물 장벽의 대향 에지, 즉 내부 폭방향 경계면은 선(24,26)과 이격되어 있는 것으로 도시되어 있다. 대향 벽의 좁은 간격은 에지에서 에지까지 1.5 미크론 이하가 될 수있다. 스트라이프 전극(21,23), 채널(25) 및 박막 산화물 스트라이프(27) 모두는 전장 산화물(24,26)의 대향 측면 에지와 접촉하고 있다. 플로팅 게이트가 도트 및 대시 라인에 의해 표시되어 있지만 제1도에 도시되지 않은 제어 게이트는 플로팅 게이트 위에 놓여 있다. 제2도에서의 대향 전장 산화물 장벽(12,14)은 EEPROM 능동 전극 구조의 측면 범위를 정한다. 플로팅 게이트는 장벽의 상부 위에 연장되어 있으며 제어 게이트는 인접 소자에 신호를 전달하는 플로팅 게이트 너머에 연장되어 있다. 소스와 드레인은 제2b도에 명확히 도시되어 있는 바와 같이 전장 산화물과 평행하게 되어 있다.

플로팅 게이트(15)의 원거리 폭방향 에지는 라인(20,22)에 의해 표시되어 있다. 이들 에지는 전방 산화물 경계선(24,26)의 범위를 갖는 셀 능동 전극폭을 능가하며 따라서 플로팅 게이트는 전장 산화물 내부 경계면의 바깥쪽으로 전장 산화물의 일부와 겹치게 된다. 중첩되는 부분의 크기는 라인(22,26)사이의 문자 알파(α)로 표시되어 있다. 이러한 크기의 감소는 제조 장비의 허용 오차를 조정함으로써 정해지는 것이 바람직하다.

길이 방향의 박막 산화물 스트라이프(27)는 라인(28,30)에 의해 표시된 대향에지를 가지며 상기 스트라이프의 길이는 문자(Z)로서 표시된다. 플로팅 게이트의 길이방향 에지는 대향하는 평행선(32,34)으로 표시된다. 외부 경계선(32)과 박막 산화물 경계선(28)사이의 플로팅 게이트 길이는 문자 베타(β)로서 표시된다.

채널(25)은 대향하는 평행 길이방향 경계선(36,38)을 가지며 그 채널의 길이는 문자(Y)로서 표시된다. 채널 경계선(36)과 박막 산화물 스트라이프의 경계선(30) 사이의 길이는 문자 감마(γ)로서 표시된다. γ의 크기는 바람직하게는 0.5μ정도이어야 하지만 본 발명에서는 0.3μ정도이다. γ의 총 길이 방향 크기는 측면 확산 길이에 허용 오차의 조정을 합친 것과 같다. 채널 경계선(38)과 플로팅 게이트의 바깥쪽 경계선(34) 사이의 길이는 문자델타(δ)로서 표시된다. 바람직한 실시예에서, 길이(β,γ,δ)의 감소는 제조장비의 허용 오차를 조정함으로써 정해진다. 크기(Z,W)는 가능한한 작게 만들어지지만 제조 공정의 소정의 제어와 함께 선 분해 능력에 의해 정해지는 것이 바람직하다.

요약하면, 파라미터(α,β,γ,δ)에 의해 특성화되는 플로팅 게이트 트랜지스터는 공정 장비의 허용 오차 조정에 좌우된다. 반면에, 셀 폭(W)과 산화물 스트라이프 길이(Z)는 제조 장비의 선 분해 능력에 좌우될 수 있다. 채널 길이(Y)는 선 분해 능력에 의해 제한되거나 메모리 셀이 비전도 상태일 경우에 있어서의 소정의 동작 드레인 전압과 같은 전기적 특성에 중점을 두면서 독립적으로 선택될 수 있다. 드레인 및 소스 전극, 채널 ,및 박막 산화물의 폭을 직선 전장 산화물 벽의 범위내로 한정하면 효율적인 프로그래밍 특성을 갖는 셀이 가능한한 작은 벽 간격을 갖게 된다. 이는 후막 산화물 절연체의 드레인 커패시턴스에 대한 플로팅 폴리(floatind poly)를 최소가 되게 한다. 박막 산화물의 폭을 채널 폭과 같게 하면 프로그래밍이 효율적이 되도록 전장 산화물의 벽 간격은 좁아지게 된다. 따라서, 플로팅 게이트와 전극 또는 플로팅 게이트와 채널 사이의 총 커패시턴스는 감소된다. 또한, 전장 산화물 벽의 범위내로 한정된 소스, 드레인,채널,및 박막 산화물 스트라이프의 접합점을 가지면 셀의 폭은 최소가 된다. 최소의 셀 폭은 전장 산화물 벽 간격과, 플로팅폴리 간격에 전장 벽의 중첩을 합친것에 의해 결정된다.

제3도 및 제4도에 있어서, 본 발명에 따른 EEPROM의 형성 과정이 도시되어 있다. 첫단계는 전장 산화물 장벽(12,14)을 기판에 부분적으로 연장되게 형성하는 것이다. 전장 산화물 장벽은 실리콘기판에 에칭과 관련된 공지된 ''트랜치'' 격리에 의해 형성되며, 그리고 나서 에칭된 영역은 부근에 수직벽을 갖는산화물로써 또는 실리콘 질화물 마스크 및 전장 산화물 성장을 사용함으로서 채워지게 된다. 전당 산화물의 두께는 대략(1)㎛이다. 채널이 최후까지 남게되는 기판(13)의 중심부는 스트라이프 마스트(39)로 마스크된다.

마스크(39)는 도펀트(dopant)가 마스크를 통해 마스크 바로 아래의 기판 영역으로 주입되는 것을 방지한다. 마스크는 또한 마스크의 어느 한쪽 위의 기판(13)으로 주입되도록 전극 스트라이프에 얼라이먼트(alignment)를 제공한다.

제4도에 있어서, 기판의 마스크되지 않은 영역으로 도펀트가 주입되는 것은 화살표 A로 표시되어 있다. 100Kev에서 2.8×10¹³ions/cm²의 도우즈량(dose)으로 비소 이온을 주입하면 P형 전도도를 갖는 기판에서 n⁺전도도를 갖는 대향하는 스트라이프가 형성된다. 제4도에서, 드레인은 연장된 스트라이프에서 대향하는 전장 산화물 장벽(12,14) 사이에 연장되어 있는 도핑에 의해 형성 단계에 있다.

제5도 및 제6도에 있어서, 드레인(23), 채널(25), 및 소스(21)는 단일 주입 단계 다음에 1070℃에서 3시간 동안 중간 확산 드라이브-인(drive-in)단계로 형성된다. 동등한 확산은 상이한 온도에서의 As의 확산도에 따라 보다 적은 시간과 보다 높은 온도에서 또는 보다 많은 시간과 보다 낮은 온도에서 성취될 수 있다는 것은 이미 알려진 사실이다. 드레인 영역의 낮은 표면 농도로는 플로팅 게이트로부터 전자가 터널링하는데 적당하지 못하다. 소스와 드레인 영역의 깊이는 대략 0.6㎛이며 채널의 효율적인 길이는 대략 1.0㎛정도이다. 제6도에서, 드레인(23)은 전장 산화물 벽(12,14)의 안쪽 경계선(35,37)과 접촉하고 있는 대향 측면(41,43)을 갖는다. 접촉면은 박막 산화물 영역위의 플로팅 폴리에 가까워지도록 n⁺기판 접합을 충분히 배제할 수 있다.

플로팅 게이트를 음극으로 하전시키고 플로팅 게이트로부터 전자를 터널링하도록 드레인 전극에 양극의 고전압을 인가하면 박막 산화물 에지 근처의 전장 산화물 장벽 경계선과 접촉하고 있는 드레인에서 높은 전장이 발생한다. 접촉면의 간격이 아주 작을 경우, 드레인 접합은 파괴되어 전류가 기판에 흐르게 된다.

제7도 및 제8도에 있어서, 박막 게이트 산화물은 드레인 윗쪽의 후막 산화물 스트라이프를 제1에칭함으로써 성장된다. 상기 박막 게이트 산화물 그 자체는 대향하는 전장 산화물 장벽 사이에 연장되어 있는 스트라이프로서 성장된다. 드레인 위에 있는 산화물 스트라이프(17)의 두께는 약 80Å이고 이것이 드레인(23)과 플로팅 게이트 사이의 캐리어를 하전시키기 위한 Flowler-Nordheim 터널링 영역으로서의 역할을 한다.

제9도 및 제10도에 있어서, 폴리실리콘 플로팅 게이트(15)는 드레인(23), 소스(21), 및 채널위에 형성되어 있다. 실리콘 팁(tip)(49)을 포함하는 플로팅 게이트는 대향하는 측면(51,53)을 갖는다. 본 발명에 있어서, 전자들은 드레인 스트라이프(23)로부터 박막 산화물(17)을 통해 팁(49)을 거쳐 플로팅 게이트(15)로 터널링하여 역작용에 의해 제거될때까지 플로팅 게이트(15)에 남아있게 된다.

제11도 및 제12도에 있어서, 절연층(55)은 플로팅 게이트(15)위에 적층 또는 형성된다. 제어층(19)은 절연 유전층(20)위에 적층된 폴리실리콘으로 되어있다.

결과적으로 이러한 구조는 아주 소형이고 양단부 위에 놓인 전장 산화물에 의해 폭방향으로 형성된다. 또한, 이러한 구조의 직선 패턴은 비직선 패턴과 비교해볼때 아주 작은 기하형상에서 조차도 제어하기가 비교적 용이하므로 제조에 어려움이 없고 신뢰성이 있다. 또한, 단일 확산으로 소스와 드레인을 제조한 다음 터널 산화물을 형성하는 이러한 제조 방법은 종래의 디자인에서 필요로했던 단계들을 제거시킬 수 있다.

Claims

MOS EEPROM 트랜지스터 셀에 있어서, 능동 트랜지스터 메모리 셀의 폭범위를 한정하는 이격되어 대항하는 장벽을 가지며, 적어도 일부가 제1도전형의 웨이퍼 기판에 배치되어 있는 전장 산화물과, 상기 기판에 확산되어 셀을 가로질러 폭방향으로 하나의 전장 산화물 장벽에서 대항하는 전장 산화물 장벽까지 연장되어 있으며, 상기 대항하는 전장 산화물 장벽과 접촉하는 대항 양단부를 갖는 제1전극 스트라이프와, 상기 기판에 확산되어 제1전극 스트라이프와는 평행하게 이격되어 있고, 제1전극 스트라이프와의 사이에 대향하는 에지를 갖는 채널 스트라이프를 형성시키며, 상기 대향하는 전장 산화물 장벽과 접촉하는 대향 양단부를 가지고, 제1전극 스트라이프와 동일하게 제1도전형과 반대인 제2도전형으로 되어 있으며 제1전극 스트라이프와 동일한 깊이를 갖고 있는 제2전극 스트라이프와, 두개의 대향 측부에는 후막 산화물층으로, 두개의 다른 대향 측부에는 상기 전장 산화물 장벽으로 둘러싸여 있고, 상기 제1전극 스트라이프 안과 위에 배치되며, 전기 전하를 위한 터널링 영역으로서의 역활을 하고, 상기 제1 및 제2전극 스트라이프와 동일한 폭을 갖는 박막 산화물 스트라이프와, 채널 스트라이프 위로 배치되고, 상기 후막 산화물에 의해 상기 전극 스트라이프들과는 절연되어 있으며, 상기 박막 산화물 영역을 덮고 있고, 상기 대향하는 장벽, 박막 산화물, 및 채널과는 중첩되어 있어 박막 산화물을 통해 전하를 공급받을 수 있는 플로팅 게이트 전극 스트라이프와, 상기 플로팅 게이트 전극 스트라이프 위에 배치되어 그와는 절연되어 있는 제어 전극 스트라이프를 구비하는 것을 특징으로 하는 MOS EEPROM 트랜지스터 셀.
제1항에 있어서, 상기 채널과 박막 산화물 사이의 폭방향 거리는 0.30㎛ 이상의 거리 γ와 동일한 것을 특징으로 하는 트랜지스터 셀.
제1항에 있어서, 상기 제1 및 제2전극 스트라이프와 상기 채널은 전장 산화물 장벽 사이의 폭과 동일한 폭을 갖는 것을 특징으로 하는 트랜지스터 셀.
제3항에 있어서, 상기 박막 산화물은 상기 전극 스트라이프들과 동일하게 연장되어 있는 것을 특징으로 하는 트랜지스터 셀.
MOS 플로팅 게이트 트랜지스터 셀의 제조 방법에 있어서, 이격되어 대향하는 트랜지스터의 선형 장벽을 형성하도록 전장 산화물의 적어도 일부를 기판에 배치하는 단계와, 기판에 단일 단계로 평행하게 이격되어 있는 도핑된 영역을 하나의 전장 산화물 벽에서 다른 대향하는 전장 산화물벽까지 선형 패턴으로 평행하게 연장되어 있는 장벽안에 배치시키고, 대향하는 전장 산화물 장벽과 접촉하는 측부를 갖는 소스 전극 및 드레인 전극을 형성하여 상기 소스와 드레인 전극 사이의 이격된 거리가 채널이 되게끔 상기 도핑 영역을 확산시키는 단계와, 선형 경계면을 가지며, 상기 소스 전극, 드레인 전극 및 채널위의 절연층을 형성하는 산화물보다 더 얇게 되어 있고, 정해진 정렬화 허용 오차 범위와 채널로부터 거리 γ와 드레인 전극위의 상기 후막 절연층의 에칭시 정해진 선 분해 허용 오차 범위내에서 형성되고, 길이 Z를 갖는 박막 산화물층을 드레인 전극위의 근처 절연층과 함께 형성시키는 단계와, 상기 박막 산화물과 채널위의 플로팅 게이트 전극을 정해진 정렬화 허용 오차 범위내에서 형성시키는 단계와, 크기 α만큼 상기 대향하는 장벽을 중첩시키는 단계와, 상기 박막 산화물을 넘어 크기 β만큼 상기 드레인 전극을 중첩시키는 단계와, 크기 δ만큼 상기 소스 전극을 중첩시키는 단계와, 제어 전극을 상기 플로팅 게이트 전극과 절연되게 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 플로팅 게이트 트랜지스터 셀 제조 방법.
제5항에 있어서, 상기 도핑 영역의 배치는 이온 주입에 의한 것임을 특징으로 하는 트랜지스터 셀 제조 방법.
제5항에 있어서, 상기 도핑 영역의 배치는 1×10¹³cm^-2이상의 도우즈량에서 비소 이온으로 기판을 도핑시키는 이온 주입에 의한 것임을 특징으로 하는 트랜지스터 셀 제조 방법.
제5항에 있어서, 상기 확산은 1×10¹³cm^-2이상의 농도를 갖는 비소 이온으로 1040℃ 이상의 온도에서 2시간 이상 동안 지속되는 것을 특징으로 하는 트랜지스터 셀 제조 방법.