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KR100193359B1 - 델타.시그마형 d/a 변환기 - Google Patents

델타.시그마형 d/a 변환기 Download PDF

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KR100193359B1
KR100193359B1 KR1019930002500A KR930002500A KR100193359B1 KR 100193359 B1 KR100193359 B1 KR 100193359B1 KR 1019930002500 A KR1019930002500 A KR 1019930002500A KR 930002500 A KR930002500 A KR 930002500A KR 100193359 B1 KR100193359 B1 KR 100193359B1
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KR
South Korea
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circuit
adder
output
data
quantization
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고지 하야시
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다카노 야스아키
산요 덴키 가부시키가이샤
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise

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  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract

양자화 회로에 있어서 일정 주기로 입력되는 소정의 복수 비트로 표시되는 입력 디지탈 데이타를 입력 디지탈 데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환한다. 그리고 양자화 회로에 있어서 양자화 노이즈를 양자화 회로의 입력측으로 귀환하고, 노이즈 저감군을 형성한다. 그리고, 노이즈 저감군에 적분 회로를 포함하는 보조 루프를 설치하고 이 적분 결과를 선택적으로 가산한다. 그래서, 적분 결과의 가산 여부에 따라 노이즈 저감군의 차수를 변경할 수 있다. 또 노이즈 저감군의 귀환군에 무한 임펄스 응답형 필터를 설치함으로써 노이즈의 평균화를 도모해서 노이즈 저감군의 차수를 높이지 않고 노이즈 제거 성능을 향상한다.

Description

델타·시그마형 D/A 변환기
제1도는 종래의 델타·시그마형 D/A 변환기의 블럭도.
제2도는 2차 노이즈 저감군을 채용하는 비트 압축 회로의 회로도.
제3도는 3차 노이즈 저감군을 채용하는 비트 압축 회로의 회로도.
제4도는 1차 노이즈 저감군을 채용하는 비트 압축 회로의 회로도.
제5도는 실시예 1-1의 델타·시그마형 D/A 변환기의 한 실시예를 도시한 회로도.
제6도는 실시예 1-2를 도시한 회로도.
제7도는 실시예 2-1의 델타·시그마형 D/A 변환기의 한 실시예를 도시한 회로도.
제8도는 실시예 2-2의 2차 노이즈 저감군에 대응하는 IIR 필터의 회로도.
* 도면의 주요부분에 대한 부호의 설명
5, 9, 10 : 가산 회로 6, 7 : 지연 회로
8 : 승산 회로 20 : 적분 회로
24 : 스위치 30 : 양자화 회로
본 발명은 오버 샘플링에 의해 높은 변환 정밀도를 실현하는 오디오 기기 등에 채용하기에 적당한 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로에 관한 것이다.
CD 플레이어 등의 디지탈 오디오 기기에서는 아날로그 음성이 소정 주파수로 샘플링 되어 적당한 수 비트의 디지탈 데이타로서 기록되어 있다. 그래서, 재생시에는 CD 등의 기록 매체에서 독출되는 디지탈 데이타가 D/A 변환기에 의해 아날로그 신호로 복원되어 증폭기 및 스피커를 통해 음성 신호로서 재생된다. 이러한 디지탈 데이타의 재생시에는 D/A 변환의 변환 오차를 최소한으로 해서 재생 신호의 왜곡을 억제하는 것이 요망되어, 이것에 대응할 수 있는 높은 변환 정밀도를 얻을 수 있는 D/A 변환 방식이 다양하게 제안되어 있다.
제1도는 델타·시그마형 D/A 변환기를 개략적으로 도시하는 블럭도이다.
비트 압축 회로(1)는, 예를 들면 16비트의 디지탈 데이타(DG1)를 수신하여 이 디지탈 데이터(DG1)를 3비트의 디지탈 데이타(DG2)로 변환하여 출력한다. 이러한 비트 압축 회로(1)에서의 데이타 변환에서는 샘플링 주파수(fs)의 48배의 주파수(48fs)로 디지탈 데이타(DG1)를 오버 샘플링해서, ±3의 7단계로 다시 양자화해서 3비트의 디지탈 데이타(DG2)를 얻도록 구성된다. 이때 양자화 노이즈, 즉 디지탈 데이타(DG1)에 대한 디지탈 데이타(DG2)의 오차는 각 변환 스텝에서 오차를 차례로 피드백하여 입력측의 디지탈 데이타(DG1)에 가산하여, 이른바 노이즈 저감군에 의해 고주파 영역측으로 치우친다. 따라서 저주파 영역에 있어서의 양자화 노이즈가 대폭 저감되어 저역 통과 필터를 통과함으로써 양자화 노이즈는 대부분 무시된다. 여기서, 양자화 노이즈를 주파수(48fs)로 피드백하기 때문에 피드백되는 양자화 노이즈를 가산하는 가산기도 48fs에서 동작하고, 비트 압축 회로(1)의 출력 데이타의 주파수도 48fs로 된다.
펄스폭 변조 회로(2)는 입력되는 디지탈 데이타(DG3)가 3비트인 경우, 하나의 3비트 데이타를 변환하는 1데이타 변환기간으로 8클럭을 설정한다. 그리고, 3비트 데이타의 7단계를 0-7(또는 1-8) 중에서 대응시켜서 그 값에 따라 8클럭 기간 중「1」의 기간을 할당한다. 예를 들면, 3비트 데이타의 값이 「3」이면 8클럭 기간 중 3클럭 기간에「1」 레벨의 신호를 출력한다. 이와 같이, 8클럭 기간 중 디지탈 데이타(DG2)에 대응하는 클럭 기간에 「1」 레벨의 신호를 출력하고, 잔여 클럭 기간에 「0」 레벨의 신호를 출력하도록 구성된다. 따라서, 디지탈 데이타(DG2)에 대응하여 「1」 및 「0」 레벨의 신호를 반복하는 1비트의 디지탈 데이타(DG3)가 얻어진다. 그리고 디지탈 데이타(DG3)는 RC 회로등으로 구성되는 아날로그 저역 통과 필터(3)을 통과함으로써 고주파 성분이 제거되어 입력 디지탈 신호의 값에 대응한 레벨을 갖는 아날로그 신호(AN)으로서 다음단의 회로로 출력된다. 또, 아날로그 저역 통과 필터(3)에 있어서 시정수를 작게 해도 소정 레벨의 직류 신호를 출력하기 위해 펄스 폭 변조 회로(2)에 있어서의 「1」, 「0」은 가능한 한 교대로 출력한다.
제2도는 2차 노이즈 저감군을 채용한 비트 압축 회로(1)의 구성을 도시하는 블럭도이다.
양자화 회로(4)는 16비트의 디지탈 데이타(DG1)가 나타내는 신호 레벨을 ±3의 7단계로 평가하고, 그것들에 대응하는 3비트의 디지탈 데이타(DG2)를 출력한다. 양자화 회로(4)의 입력측 데이타 및 출력측 데이타는 각각 가산 회로(5)로 입력되어 양자화 회로(4)로 입력되는 데이타에서 양자화 회로(4)에서 출력되는 데이타를 빼서 양자화 노이즈를 나타내는 데이타가 산출된다. 이러한 양자화 노이즈를 나타내는 데이타는 지연 회로(6)으로 공급되어 1 샘플링 기간만 지연되어 제2 지연 회로(7) 및 승산 회로(8)로 입력된다. 그리고, 지연 회로(7)의 출력이 가산 회로(9)로 입력되어 디지탈 데이타(DG1)에서 공제됨과 동시에 승수가 2로 설정된 승산 회로(8)의 출력이 가산 회로(10)으로 입력되어 가산 회로(9)의 출력에 합산되고, 가산 회로(10)의 출력이 양자화 회로(14)로 입력된다.
여기서 디지탈 데이타(DG1 및 DG2)를 X, Y, 가산 회로(10 및 9)의 출력을 A, B로 하고, 양자화 회로(4)에서의 양자화 노이즈를 N으로 하면 가산 회로(5)의 출력이 -N으로 되어, Z 변환에 있어서 단위 지연은 복소수 Z-1으로 표시되므로,
의 3식이 성립한다. 그리고, 이들 식에서 A, B를 소거하면, 입력 X에 대한 출력 Y는
로 되기 때문에, 2차 노이즈 저감 동작을 나타낸다.
그러나, 3차 노이즈 저감군을 채용하는 비트 압축 회로는 제3도에 도시하는 바와 같이 2차 노이즈 저감군을 구성하는 비트 압축 회로의 입력측에 지연 회로(11), 승산 회로(12) 및 가산 회로(13)이 추가되어 있다. 즉, 지연 회로(7)의 출력을 지연 회로(11) 및 승산 회로(12)로 입력하고, 지연 회로(11)의 출력을 가산 회로(13)로 입력해서 디지탈 데이타(DG1)에 더함과 동시에 승산 회로(12)의 출력을 가산 회로(9)로 입력하여 가산 회로(13)의 출력으로부터 빼도록 구성된다. 또, 각 승산 회로(8 및 12)의 승수에 대해서는 모두 「3」으로 설정된다.
여기서, 가산 회로(13)의 출력을 C라 하면, 제2도의 경우와 마찬가지로
의 4식이 성립한다. 이들 식에서 A, B, C를 소거하면
로 되기 때문에, 3차 노이즈 저감 동작을 나타낸다.
또, 제4도에 1차 노이즈 저감군을 채용한 비트 압축 회로를 도시한다. 이와 같이 제2도에 있어서 지연 회로(7), 계수 승산기(8), 감산기(9)가 생략되어 있다. 그리고, 이 회로에서
의 1차 노이즈 저감군이 달성된다.
그런데, Y = X + N(1 - Z-1)n으로 표시되는 n차의 노이즈 저감군의 특성은 통상 ｜Z-1｜이 1보다 작아서 노이즈 저감 차수를 높게 할수록 노이즈 성분을 작게 할 수 있다. 그러나, 차수가 높은 노이즈 저감군에서는 고주파 영역으로의 노이즈 성분의 편중이 증가하기 때문에 고주파 대역의 노이즈를 제거하는 저역 통과 필터(3)에 대해 급준한 특성이 요구된다. 따라서 노이즈 저감군의 차수는 저주파 대역에서의 노이즈 억압을 목적으로 하는 경우에 높게 설정되고, 역으로 고주파 대역의 노이즈를 억압하는 것을 목적으로 하는 경우에는 낮게 설정된다.
그래서, 용도에 따라 노이즈 저감군의 차수 변경이 요망된다. 그런데, 회로 설계시 노이즈 저감군의 차수가 설정되어 있는 델타·시그마형 D/A 변환기에 있어서는 그 변환 특성이 고정되어 이용 범위가 한정되기 때문에 범용성이 없고 비용이 고가로 되는 결점이 있다.
또, 양자화 회로(4)에서 출력되는 디지탈 데이타(DG2)의 비트 수를 많게 하면 양자화 회로(4)에서의 양자화 노이즈 자체가 감소되어 노이즈 저감군의 차수를 높게 하지 않고 노이즈를 저감할 수 있다. 그러나, 양자화 회로(4)의 출력 데이타의 비트수가 많아지면 1 샘플링 기간 내에 양자화 스텝에 대응하는 수의 클럭 기간이 설정되는 펄스폭 변조 회로(2)에 대해 고속화가 요구된다. 즉 데이타가 3비트이면 8클럭이나, 4비트이면 16클럭이 필요해진다. 그래서, 회로를 구성하는 소자의 동작 속도 한계에 따른 제한을 받게 된다.
본 발명은 노이즈 저감군의 차수를 가변 설정 가능하도록 해서 델타·시그마형 D/A 변환기의 변환 특성을 목적에 따라 변경하는 것을 목적으로 한다.
또, 본 발명은 회로 동작의 한계에 따른 제한 없이 노이즈 저감군의 차수를 낮게 설정한 상태에서 델타·시그마형 D/A 변환기의 노이즈 저감을 목적으로 한다.
본 발명은 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형 D/A 변환기에 이용하는 디지탈 데이타의 비트수를 감소시키는 비트 압축 회로에 있어서, 일정 주기로 입력되는 소정의 복수 비트로 나타내는 입력 디지탈 데이타를 입력 디지탈 데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로와, 상기 양자화 회로의 입력 데이타와 출력 데이타의 차에서 양자화 변환시에 생기는 양자화 노이즈 데이타를 산출하는 제1 가산기와, 제1 가산기에 의해 얻은 양자화 노이즈 데이타를 상기 1 샘플링 주기 만큼 지연시켜서 지연 양자화 노이즈 데이타를 얻는 제1 지연 수단과, 이 지연 수단에 의해 얻은 1 샘플링 주기 지연한 지연 양자화 노이즈 데이타와 상기 양자화 회로로 입력되는 디지탈 데이타를 가산하는 제2 가산기와, 상기 지연 양자화 노이즈 데이타가 입력되어 이것을 적분하는 적분 회로와, 적분 회로의 출력을 상기 양자화 회로로 입력되는 데이타에 선택적으로 가산하는 선택 가산 수단을 포함한다.
이와 같이 적분 회로로 이루어지는 보조 루프를 갖고, 선택 가산 수단에 의해 적분 결과를 가산할 지 여부를 결정할 수 있다. 이 때문에, 보조 루프를 회로 외부에서 공급되는 모드 설정용 신호등에 대응하여 선택적으로 동작시킴으로써 회로 구성 변경 없이 노이즈 저감군의 차수를 변경할 수 있다.
즉, 입력 데이타를 X, 출력 데이타를 Y, 양자화 노이즈를 N, 단위 지연을 Z-1으로 한 경우에
라는 노이즈 저감군을 구성할 수 있다.
또, 상기 선택 가산 수단은 상기 양자화 회로의 입력측에 설치된 제3 가산기와, 제3 가산기로 상기 적분 회로로부터의 출력이 입력되는지 여부를 선택하는 선택 수단으로 이루어진다.
또, 상기 선택 수단은 상기 적분 회로에서의 출력과 「0」신호를 선택해서 출력하는 스위치이다.
이와 같은 구성에 의해 적분 회로의 출력을 가산할지 여부를 용이하게 선택할 수 있다.
또, 상기 적분 회로는 지연 양자화 노이즈 데이타가 입력되는 적분 회로용 가산기와, 적분 회로용 가산기의 출력을 1 샘플링 주기 지연해서 해당 적분 회로용 가산기로 귀환하는 적분 회로용 지연 회로로 이루어진다.
또, 제2 가산기로 공급하는 지연 양자화 데이타에 소정 계수를 승산하는 제1 계수 승산기와, 상기 지연 양자화 노이즈 데이타를 다시 1 샘플링 주기 지연시키는 추가 지연 회로와, 추가 지연 회로에서의 출력을 상기 입력 디지탈 데이타에서 감산하는 추가 가산기를 포함한다.
따라서, (2+1)차의 노이즈 저감군을 구성할 수 있다. 즉
이라는 노이즈 저감군을 구성할 수 있다.
라는 노이즈 저감군을 구성할 수도 있다.
또, 본 발명에 따른 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로는 일정 주기로 입력되는 소정의 복수 비트로 표시되는 디지탈 데이타를 이 디지탈 데이타의 입력 주기 보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트 수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로와, 양자화 회로에 의해 양자화 디지탈 데이타를 상기 샘플링 주기 지연시켜서 지연 양자화 데이타를 얻는 제1 지연 회로와, 상기 양자화 회로로의 입력 경로에 설치되어 입력되는 디지탈 데이타와 상기 지연 양자화 데이타를 감산하는 제1 가산기와, 제1 가산기와 양자화 회로 사이에 설치되어 제1 가산기의 출력을 적분해서 양자화 회로로 공급하는 제1 적분 회로와, 상기 제1 가산기의 입력측에 설치되어 입력되는 데이타와 지연 양자화 데이타를 감산하는 제2 가산기와, 제2 가산기와 상기 제1 가산기 사이에 설치되어 제2 가산기의 출력을 적분해서 제1 가산기로 공급하는 제2 적분 회로와 상기 양자화 데이타의 제2 가산기로의 입력 경로에 설치되어 양자화 데이타가 제2 가산기로 공급되는 것을 제어하는 제1 선택 수단과, 상기 제2 적분 회로에 의한 적분 동작을 제어해서 제2 적분 회로에 의한 적분 결과 또는 제2 적분 회로의 입력 데이타를 그대로 제1 가산기로 공급할 것인지를 제어하는 제2 선택 수단을 포함한다.
이러한 구성에 이해서도(1+1)차 노이즈 저감군을 구성할 수 있다.
즉, 입력 데이타를 X, 출력 데이타를 Y, 양자화 노이즈를 N, 단위 지연을 Z-1으로 한 경우에
라는 노이즈 저감군을 구성할 수 있다.
또, 본 발명에 따른 양자화 데이타의 제2 가산기로의 입력 경로에 설치되어 양자화 데이타가 제2 가산기로 공급되는 것을 제어하는 제1 선택 회로는 지연 양자화 데이타와「0」을 선택해서 출력하는 스위치이고, 제2 선택 회로는 제2 적분 회로를 바이패스하는 경로에 설치된 스위치이다.
본 발명에 따른 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로는 이 제2 적분 회로와 제1 가산기 사이에, 또 제1 가산기의 출력 데이타와 지연 양자화 데이타를 감산하는 제3 가산기와, 이 제3 가산기와 제1 가산기 사이에 설치되어 제3 가산기의 출력을 적분해서 제1 가산기로 공급하는 제3 적분 회로를 포함한다.
또, 본 발명에 따른 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로는 일정 주기로 입력되는 소정의 복수 비트로 표시되는 입력 디지탈 데이타를 입력 디지탈 데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트 수가 입력 디지탈 데이타 보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로와, 양자화 회로의 입력과 출력 데이타의 차에서 양자화 변환시에 생기는 양자화 노이즈 데이타를 산출하는 제1 가산기와, 제1 가산기에 의해 얻은 양자화 노이즈 데이타를 필터링 처리하는 무한 임펄스 응답형 필터와, 무한 임펄스 응답형 필터의 출력을 양자화 회로로 입력되는 데이타에 가산하는 제2 가산기를 포함한다.
이와 같이 본 발명에 있어서는 양자화 회로에서 양자화 노이즈를 나타내는 노이즈 데이타를 무한 임펄스 응답형 필터를 통해 양자화 회로의 입력측으로 귀환한다. 따라서, 각 샘플링 기간에 있어서 노이즈 데이타가 평균화되어 무한 임펄스 응답형 필터에서의 피드백에 의한 노이즈 데이타가 작아진다. 그래서, 노이즈 저감군의 차수를 높게 하지 않고 저주파 대역에서 고주파 대역까지의 노이즈를 억제할 수 있다.
즉, 입력 데이타를 X, 출력 데이타를 Y, 양자화 노이즈를 N, 단위 지연을 Z-1으로 한 경우에,
의 노이즈 저감군을 구성할 수 있다.
또, 무한 임펄스 응답형 필터는 제1 가산기로부터의 양자화 노이즈 데이타가 입력되는 제3 가산기와, 제3 가산기의 출력을 1 샘플링 기간 지연하는 제1 지연 회로와, 제1 지연 회로의 출력에 소정 계수를 승산해서 제3 가산기로 귀환하는 제1 계수 승산기와, 제3 가산기의 출력에 소정 계수를 승산하는 제2 계수 승산기와, 제1 지연 회로의 출력에 소정 계수를 승산하는 제3 계수 승산기와, 제2 계수 승산기와 제3 계수 승산기의 출력을 가산하는 가산기로 구성된다.
또, 제1 지연 회로의 출력이 입력되고, 이것을 다시 1 샘플링 기간 지연시키는 제2 지연 회로와, 제2 지연 회로의 출력에 소정 계수를 각각 승산하는 제4 및 제5 계수 승산기와, 제1 계수 승산기와 제3 가산기 사이에 설치되어 제1 계수 승산기의 출력과 제4 승산기의 출력을 가산하는 제5 가산기와, 제3 계수 승산기와 제4 가산기 사이에 설치되어 제3 계수 승산기의 출력과 제5 계수 승산기의 출력을 가산하는 제6 가산기를 포함한다.
따라서,
의 노이즈 저감군을 구성할 수 있다.
또, 고차의 노이즈 저감군을 구성해도 좋다.
[실시예 1-1]
제5도는 본 발명의 델타·시그마형 D/A 변환기에 이용되는 비트 압축 회로의 회로도로 (2+1)차의 노이즈 저감군을 채용한 비트 압축 회로를 도시한다. 이 도면에서 가산 회로(5, 9 및 10), 지연 회로(6 및 7), 승산기(8)는 제2도와 동일하고, 양자화 회로(4)의 입력측 데이타에서 출력측 데이타를 감산하여 얻은 양자화 노이즈 데이타를 지연 회로(6)로 입력하고 지연 회로(6)의 출력을 지연 회로(7)를 통해 디지탈 데이타(DG1)에서 빼고 또 승산 회로(8)를 통해 가산 회로(9)의 출력에 더해서 2차의 노이즈 저감군을 구성한다. 또, 이 회로는 입력되는 디지탈 데이타의 48배의 주파수로 동작한다. 그리고 비트 압축 회로 다음에는 제1도와 동일한 PWM 회로, 저역 통과 필터가 접속되어 소정의 D/A 변환이 행해진다.
본 실시예의 특징은 지연 회로(6)의 출력을 적분해서 양자화 회로(4)의 입력측으로 귀환하는 보조 루프를 설치하고, 보조 루프에서 귀환된 데이타를 양자화 회로(4)의 입력에 선택적으로 더하도록 한 것이다. 즉 보조 루프는 가산 회로(21) 및 지연 회로(22)로 이루어지는 적분 회로(20)에 의해 구성되고, 적분 회로(20)의 출력이 양자화 회로(4)의 입력측에 설치된 가산 회로(23)에 스위치(24)를 통해서 입력된다. 그리고 적분 회로(20)에서의 귀환 데이타 혹은 「0」 데이타 중 어느 것이 스위치(24)에 의해 선택되어 가산 회로(23)에서 가산 회로(10)의 출력에 가산된다. 스위치(24)의 스위칭을 제어하는 제어 신호로서는 회로 외부에서 공급되는 모드 설정용 신호가 이용된다. 또 스위치(24)는 논리 게이트로 구성할 수 있다.
여기서, 디지탈 데이타(DG1 및 DG2)를 X, Y, 가산 회로(10 및 9)의 출력을 A, B로 하고, 가산 회로(5)의 출력을 K로 하면
의 3식이 성립한다. 그리고 식(2) 및 식(3)에서 A, B를 소거하면 입력 X에 대한 출력 Y는
으로 된다. 또, 양자화 회로(4)에서의 양자화 노이즈를 N으로, 적분 회로(20)의 출력을 α로 하면
가 성립한다. 이때 α = 0[가산 회로(23)가 「0」 데이타를 가산할 때]이면 식(1) 및 식(5)에서 K = -N으로 되기 때문에 식(4)는
으로 된다. 한편 α ≠ 0[가산 회로(23)가 귀환 데이타를 가산할 때]이면 적분 회로(23)의 전달 함수가 (1 - Z-1)-1이므로 α = K·Z-1·(1-Z-1)-1로 되고, 식(1) 및 식(5)에서 K = -N·(1-Z-1)로 되기 때문에 식(4)는
으로 된다.
따라서, 가산 회로(23)에서 가산 회로(5)의 출력에 적분 회로(20)의 귀환 데이타를 더해서 양자화 회로(4)로 입력하면 3차의 노이즈 저감군이 실현되고, 「0」 데이타를 더해서 양자화 회로로 입력하면 2차의 노이즈 저감군이 실현된다. 따라서 가산 회로(23)의 동작 선택에 따라 노이즈 저감군의 차수가 변경된다.
또, (1+1)차의 노이즈 저감군은 제4도의 구성에 보조 루프를 추가해서 구성할 수 있다. 또 기본으로 되는 노이즈 저감군을 n차로 함으로써 (n+1)차의 노이즈 저감군을 구성할 수 있다.
[실시예 1-2]
제6도는 다른 실시예를 도시하는 회로도로, 제5도와 마찬가지로 (2+1)차의 노이즈 저감군을 채용한 비트 압축 회로를 도시한다.
양자화 회로(30)는 제4도의 경우와 마찬가지로 16비트의 디지탈 데이타(DG1)가 나타내는 신호 레벨을 ±3의 7단계로 평가함으로써 3비트의 디지탈 데이타(DG2)로 압축한다. 양자화 회로(30)의 입력측에는 3차의 노이즈 저감군에 대응할 수 있도록 3개의 가산 회로(31-33) 및 적분 회로(34-36)가 교대로 직렬 접속된다. 또 양자화 회로(30)의 출력측 신호는 지연 회로(37)로 입력되고, 1 샘플링 기간 지연되어 각 가산 회로(31-33)로 입력된다. 따라서 가산 회로(31)에서 디지탈 데이타(DG1)로 부터 지연 회로(37)의 출력이 감산되어 적분 회로(34)로 입력되고, 마찬가지로 각 가산 회로(32 및 33)에서 전단의 적분 회로(34 및 35)의 출력에서 지연 회로(37)의 출력이 각각 감산되어 다음단의 적분 회로(35 및 36)로 입력된다. 그리고 적분 회로(36)의 출력이 최종적으로 양자화 회로(30)로 입력된다.
여기서 디지탈 데이타(DG1 및 DG2)를 X, Y, 적분 회로(36, 35 및 34)의 출력을 A, B, C로 하고, 양자 회로(30)에서의 양자화 노이즈를 N으로 하면
의 4식이 성립한다. 여기서 식(6) 및 식(7)에서 A를 소거하면
로 된다. 그리고 식(10) 및 식(8)에서 B를 소거하면
로 되고, 또 식(11) 및 식(9)에서 C를 소거하면 입력 X에 대한 출력 Y는
로 되기 때문에 3차의 노이즈 저감 동작을 나타낸다.
이때 스위치(38)를 변환해서 가산 회로(31)로 입력되는 지연 회로(37)의 출력을 「0」 데이타로 치환하고, 또 스위치(39)를 온해서 적분 회로(34)의 적분 동작을 정지하면 식(9)가 C = X로 된다. 따라서, 식(12)가 성립하지 않고 식(11)의 단계에서 입력 X에 대한 출력 Y가
으로 되고, 2차의 노이즈 저감 동작으로 된다. 따라서, 가산 회로(31) 및 적분 회로(34)의 동작 선택에 의해 노이즈 저감군의 차수를 2차 혹은 3차로 설정할 수 있다.
이와 같은 노이즈 저감군에 있어서는, 가산 회로 및 적분 회로를 다시 추가해서, 각단의 가산 회로 및 적분 회로의 동작을 선택적으로 정지시킴으로써 노이즈 저감군의 차수 선택폭을 확대할 수 있다.
본 실시예에 따르면, 노이즈 저감군의 차수를 회로 외부로부터의 지시에 의해 설정할 수 있어서, 회로 구성 변경 없이 D/A 변환기에 변환 특성을 변경할 수 있다. 따라서, 장치의 범용성이 확대되어 동일 구성의 D/A 변환기를 광범위하게 채용할 수 있어서 비용이 저감된다.
[실시예 2-1]
제7도는 본 발명의 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로의 회로도로, 노이즈 저감군이 구성된 비트 압축 회로를 도시한다.
양자화 회로(41)는 입력되는 16비트의 디지탈 데이타(DG1)를 ±3의 7단계로 평가해서 3비트의 디지탈 데이타(DG2)로 변환해서 출력한다. 이 출력 신호는 입력측의 신호와 함께 가산 회로(42)로 입력되고, 양자화 회로(41)의 출력 데이타에서 입력 데이타를 뺀 양자화 노이즈를 나타내는 데이타가 산출된다. 양자화 노이즈를 나타내는 데이타는 무한 임펄스 응답형(IIR) 필터(43)를 통해 입력측으로 귀환되고, 디지탈 데이타(DG1)를 받는 가산 회로(14)로 입력되어 디지탈 데이타(DG1)에 가산된다. 그리고 디지탈 데이타(DG1)에 IIR 필터(43)의 출력이 가산된 데이타가 양자화 회로(41)로의 입력으로 된다.
n차의 노이즈 저감군의 귀환로를 이루는 IIR 필터(43)는 n개의 지연 회로 및 가산 회로에 의해 구성되고, 전달 특성이
으로 되도록 설정된다.
예를 들면, 1차의 노이즈 저감군에 대응하는 경우에는 제7도에 도시하는 바와 같이 입력되는 데이타를 받는 가산 회로(50)에서의 데이타가 승산 회로(51)를 통해서 출력측의 가산 회로(52)로 입력됨과 동시에 가산 회로(50)에서 지연 회로(53)로 입력되고, 지연 회로(53)의 출력이 승산 회로(54 및 55)를 통해서 각각 가산 회로(50 및 52)로 입력된다. 그리고, IIR 필터(43)의 입력을 P, 출력을 Q로 하고, 가산 회로(50)의 출력을 R로 하면
의 2식이 성립한다. 또 a1, b2, a2는 각각 승산 회로(51, 54 및 55)의 승수를 나타낸다. 이들 식에서 R을 소거하면,
이 성립하고, IIR 필터(43)의 전달 특성은
으로 된다. 여기서 식(14)에서 나타내는 전달 특성과 식(15)에서 나타내는 전달 특성을 대응시켜서 1 - a1= 1, a2- b1= 1로 되도록 각 승수 a1, b1, a2가 선택되고, 전달 특성이 소정값으로 설정된다. 한 예로서 a1= 0, b1= 1/2, a2= 3/2로 하면, 전달 특성은
으로 되고, 식(14)의 전달 특성에 있어서, n = 1에서 C1= 1/2로 한 1차의 노이즈 저감군에 대응하는 전달 특성이 얻어진다. 따라서, 디지탈 데이타(DG1 및 DG2)를 X, Y, 가산 회로(44)의 출력을 A, 양자화 회로(41)에서의 양자화 노이즈를 N으로 하면,
의 2식이 성립하고, 이들 식에서 A를 소거하면 입력 X에 대한 출력 Y가
으로 표시된다.
또, 2차의 노이즈 저감군에 대응하는 경우에는 제8도에 도시하는 바와 같이 1차의 노이즈 저감군에 대응하는 IIR 필터(43)에, 다시 가산 회로(56 및 57), 지연 회로(58), 승산 회로(59 및 60)가 추가되고, 지연 회로(53)의 출력을 받는 지연 회로(58)의 출력이 승산 회로(59)를 통해 가산 회로(56)로 공급되어 승산 회로(54)의 출력에 부가됨과 동시에 승산 회로(60)를 통해 가산 회로(57)로 입력되어 승산 회로(55)의 출력에서 감산하도록 구성된다. 이 경우도 제7도의 IIR 필터(43)와 마찬가지로 해서 가산 회로(50)로의 입력을 P, 가산 회로(52)에서의 출력을 Q, 가산 회로(50)의 출력을 R로 하면,
의 2식이 성립하고[b2, a3은 승산 회로(59및 60)의 승수], R을 소거하면
로 된다. 따라서 전달 특성은
로 되고, 식(14)와 식(16)에서 나타내는 전달 특성을 대응시켜서 1 - a1= 1, a2- b1= 2, a3+ b2= 1로 되도록 각 정수를 a1= 0, b1= 1/2, a2= 5/2, b2= 1/4, a3= 3/4으로 설정하면,
로 되기 때문에 식(14)의 전달 특성에서 n = 2에서 C1= 1/2, C2= 1/4로 한 2차의 노이즈 저감군에 대응한 전달 특성이 얻어진다. 그리고 1차의 노이즈 저감군의 경우와 마찬가지로 디지탈 데이타(DG1 및 DG2)를 X, Y, 가산 회로(44)의 출력을 A, 양자화 회로(41)에서의 양자화 노이즈를 N으로 하면,
의 2식이 성립하고, 이들 식에서 A를 소거하면, 입력 X에 대한 출력 Y는
로 된다.
이상의 실시예에 있어서는 노이즈 저감군을 1차 또는 2차로 하는 경우를 예시했으나, IIR 필터에 가산 회로, 지연 회로 및 승산 회로를 차례로 추가함으로써 3차 이상의 노이즈 저감군을 구성할 수도 있다. 그 경우 디지탈 데이타(DG1 및 DG2)를 X, Y, 가산 회로(44)의 출력을 A, 양자화 회로(11)에서의 양자화 노즐을 N으로 하면, n차의 노이즈 저감군은
의 2식이 성립하고, 입력 X에 대한 출력 Y는
로 된다.
본 실시예에 따르면, 노이즈 저감군의 귀환 경로를 무한 임펄스 응답형(IIR) 필터로 구성함으로써 노이즈 저감군의 차수를 높이지 않고 노이즈 성분을 저감할 수 있어서 고주파 대역으로의 노이즈 성분의 편중을 감소시킴과 동시에 양자화 노이즈의 발생을 억제할 수 있다. 따라서 양자화 회로에서의 양자화 스텝을 작게 설정한 경우에도 노이즈 저감군을 안정되게 동작시킬 수 있어서 고주파 대역에서의 왜곡을 억제할 수 있다.

Claims (11)

  1. 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형 D/A 변환기에 이용하는 디지탈 데이타의 비트수를 감소시키는 비트 압축 회로에 있어서, 일정 주기로 입력되는 소정의 복수 비트로 표시된 입력 디지탈 데이타를 이 입력 디지탈 데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로, 상기 양자화 회로의 입력 데이타와 출력 데이타의 차로부터 양자화 변환시에 생기는 양자화 노이즈 데이타를 산출하는 제1 가산기, 상기 제1 가산기에 의해 얻은 양자화 노이즈 데이타를 상기 샘플링 주기 만큼 지연시켜서 지연 양자화 노이즈 데이타를 얻는 제1 지연 회로, 상기 지연 회로에 의해 얻은 상기 샘플링 주기만큼 지연한 지연 양자화 노이즈 데이타와 상기 양자화 회로로 들어오는 디지탈 데이타를 가산하는 제2 가산기, 상기 지연 양자화 노이즈 데이타가 입력되어 이것을 적분하는 적분 회로, 및 상기 적분 회로의 출력을 상기 양자화 회로로 입력되는 데이타에 선택적으로 가산하는 선택 가산 수단을 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  2. 제1항에 있어서, 상기 선택 가산 수단은 상기 양자화 회로의 입력측에 설치된 제3 가산기, 및 상기 적분 회로로부터의 출력이 상기 제3 가산기로 입력되는지 여부를 선택하는 선택 수단을 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  3. 제2항에 있어서, 상기 선택 수단은 상기 적분 회로로부터의 출력과, 「0」 신호를 선택하여 출력하는 스위치인 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  4. 제1항에 있어서, 상기 적분 회로는, 상기 지연 양자화 노이즈 데이타가 입력되는 적분 회로용 가산기, 및 상기 적분 회로용 가산기의 출력을 상기 샘플링 주기만큼 지연해서 상기 적분 회로용 가산기로 귀환시키는 적분 회로용 지연 회로를 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  5. 제1항에 있어서, 상기 제2 가산기로 공급되는 지연 양자화 노이즈 데이타에 소정의 계수를 승산하는 제1 계수 승산기, 상기 지연 양자화 노이즈 데이타를 다시 상기 샘플링 주기만큼 지연시키는 추가 지연 회로, 및 상기 추가 지연 회로로부터의 출력을 상기 입력 디지탈 데이타에서 감산하는 추가 가산기를 더 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  6. 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로에 있어서, 일정 주기로 입력되는 소정의 복수 비트로 표시되는 디지탈 데이타를 디지탈 데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로, 상기 양자화 회로에 의해 양자화 디지탈 데이타를 상기 샘플링 주기만큼 지연시켜서 지연 양자화 데이타를 얻는 제1 지연 회로, 상기 양자화 회로로의 입력 경로에 설치되어 입력되는 디지탈 데이타와 상기 지연 양자화 데이타와의 감산을 행하는 제1 가산기, 상기 제1 가산기와 상기 양자화 회로 사이에 설치되어 상기 제1 가산기의 출력을 적분해서 상기 양자화 회로로 공급하는 제1 적분 회로, 상기 제1 가산기의 입력측에 설치되어 입력되는 데이타와 상기 지연 양자화 데이타를 감산하는 제2 가산기, 상기 제2 가산기와 상기 제1 가산기 사이에 설치되어 상기 제2 가산기의 출력을 적분해서 상기 제1 가산기로 공급하는 제2 적분 회로, 상기 양자화 데이타의 상기 제2 가산기로의 입력 경로에 설치되어 상기 양자화 데이타가 상기 제2 가산기로 공급되는 것을 제어하는 제1 선택 수단, 및 상기 제2 적분 회로에 의한 적분 동작을 제어해서 상기 제2 적분 회로에 의한 적분 결과 또는 상기 제2 적분 회로의 입력 데이타를 그대로 상기 제1 가산기로 공급할 것인지를 제어하는 제2 선택 수단을 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  7. 제6항에 있어서, 상기 제1 선택 수단은 상기 지연 양자화 데이타와 「0」을 선택해서 출력하는 스위치이고, 상기 제2 선택 수단은 상기 제2 적분 회로를 바이패스하는 경로에 설치된 스위치인 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  8. 제6항에 있어서, 상기 제2 적분 회로와 상기 제1 가산기 사이에 설치되어 상기 제1 가산기의 출력 데이타와 상기 지연 양자화 데이타와의 감산을 행하는 제3 가산기, 및 상기 제3 가산기와 상기 제1 가산기 사이에 설치되고, 상기 제3 가산기의 출력을 적분하여 상기 제1 가산기로 공급하는 제3 적분 회로를 더 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  9. 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형 D/A 변환기를 이용하는 비트 압축 회로에 있어서, 일정 주기로 입력되는 소정의 비트수로 표시되는 입력 디지탈 데이타를 입력 디지탈 데이타의 입력 주기 보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로, 상기 양자화 회로의 입력 데이타와 출력 데이타의 차로부터 양자화 변환시에 생기는 양자화 노이즈 데이타를 산출하는 제1 가산기, 상기 제1 가산기에 의해 얻은 양자화 노이즈 데이타를 필터링 처리하는 무한 임펄스 응답형 필터, 및 상기 무한 임펄스 응답형 필터의 출력을 상기 양자화 회로로 입력되는 데이타에 가산하는 제2 가산기를 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
  10. 제9항에 있어서, 상기 무한 임펄스 응답형 필터는 상기 제1 가산기로부터의 양자화 노이즈 데이타가 입력되는 제3 가산기, 상기 제3 가산기의 출력을 상기 샘플링 기간만큼 지연하는 제1 지연 회로, 상기 제1 지연 회로의 출력에 소정 계수를 승산해서 상기 제3 가산기로 귀환시키는 제1 계수 승산기, 상기 제3 가산기의 출력에 소정 계수를 승산하는 제2 계수 승산기, 상기 제1 지연 회로의 출력에 소정 계수를 승산하는 제3 계수 승산기, 및 상기 제2 계수 승산기의 출력과 상기 제3 계수 승산기의 출력을 가산하는 가산기를 포함하는 것을 특징으로 하는 비트 압축 회로.
  11. 제10항에 있어서, 상기 무한 임펄스 필터는, 상기 제1 지연 회로의 출력이 입력되고, 이것을 다시 상기 샘플링 기간만큼 지연시키는 제2 지연 회로, 상기 제2 지연 회로의 출력에 소정 계수를 각각 승산하는 제4 및 제5 계수 승산기, 상기 제1 계수 승산기와 상기 제3 가산기 사이에 설치되고, 상기 제1 계수 승산기의 출력과 상기 제4 승산기의 출력을 가산하는 제5 가산기, 및 상기 제3 계수 승산기와 상기 제4 가산기 사이에 설치되고, 상기 제3 계수 가산기의 출력과 제5 계수 승산기의 출력을 가산하는 제6 가산기를 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
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