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KR100193212B1 - 전력 mos 트랜지스터의 전류측정 회로 - Google Patents

전력 mos 트랜지스터의 전류측정 회로 Download PDF

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Abstract

전력 MOS 트랜지스터(MO)의 전류측정 회로는 전력 트랜지스터와 동일한 형태 및 동일한 기술로 직렬 배치되지만, 상기 트랜지스터보다 표면이 작고, 그와 병렬로 배치된 제2(M1) 및 3(M2) 트랜지스터를 포함한다. 이런 2개의 직렬 트랜지스터는 그의 게이트가 전력 트랜지스터의 게이트에 접속된다. 전력 트랜지스터의 기준전극에 접속된 트랜지스터(M2)의 전류가 측정된다.

Description

전력 MOS 트랜지스터의 전류측정 회로
제1도와 제2도는 종래의 전력 MOS 트랜지스터 전류측정 회로도.
제3도는 본 발명에 따른 전력 MOS 트랜지스터의 전류측정 회로도.
* 도면의 주요부분에 대한 부호의 설명
MO : 전력 MOS 트랜지스터 M1 내지 M4 : MOS 트랜지스터
Rs : 저항 Vcc : 전원전압
본 발명은 전력 트랜지스터의 전류측정에 관한 것으로, 특히 다수의 병렬 기본셀로 구성된 전력 MOS 트랜지스터의 전류측정에 관한 것이다.
제1도는 전력 트랜지스터(MO)의 전류를 측정하는 가장 일반적인 회로중의 하나를 도시하였다. 이 회로는 기준전압(소스)에 접속된 전력 트랜지스터 단자와 상기 기준 전압사이의 측정 저항(Rs)을 구성하였다. 전력트랜지스터의 다른 단자는 부하(RL)를 통해 고전압에 접속되는데, 상기 부하(RL)에는 그런 경우에 전력 트랜지스터의 전류와 동일한 전류(IL)가 흐른다. 저항(RS) 양단의 전압(VS)의 측정치는 전류값으로 표시된다.
이런 회로는 많은 결점을 갖고 있다.
그 첫번째 결점은 저항(RS)이 항상 전력 MOS 트랜지스터와 직렬로 되어있어, 저항(RS) 양단의 전압이 검출될 수 있도록 저항(RS)이 상당한 값을 가져야 하므로 소산(dissipated) 전력을 상당히 증가시킨다는 사실에 있다.
이런 회로의 다른 결점은 저항(RS)이 온도에 따라 변하거나, 전력 MOS 트랜지스터 특성의 변동과는 다른 식으로 한 제조일괄(batch)에서 다른 제조일괄로 변하기 쉽다는 것이다. 결과적으로, 이런 회로는 그 저항값을 정확히 결정하지 못하여, 전류를 정확히 측정할 수 없다.
첫번째 결점을 해소하기 위하여, 제2도의 회로와 같은 종래 회로로 이용하였다. 제2도에서도 전력 MOS 트랜지스터(MO)가 도시된다. 트랜지스터(MO)의 상부단자(드레인)는 부하(RL)를 통해 양(+)의 전원단자에 접속되어, 그 전력 트랜지스터의 전원이 제어될 수 있다. 직렬 접속된 트랜지스터(M1) 및 저항(RS)은 전력 트랜지스터(MO)와 병렬로 배치되고, 전력 트랜지스터(MO) 및 트랜지스터(M1)의 게이트는 전압(VGS)에 서로 접속된다. 이로서, 첫번째 결점은 해소되지만, 두 번째 결점, 즉, 다른 회로 소자의 요동(fluctuations)과 무관한 저항(RS)의 요동이 제거되지 않았다. 따라서, 본 발명의 목적은 저항 특성과 MOS 트랜지스터 특성사이의 제조프로세스 또는 온도로부터 변동되지 않게 하는 전력 트랜지스터의 전류 측정프로세스를 제공하는 것이다.
이런 목적 및 다른 목적을 수행하기 위하여, 본 발명은 전력 트랜지스터와 동일한 형태 및 동일한 기술로 직렬 배치되지만, 전력 트랜지스터보다 표면이 작고, 그외 병렬로 배치되며, 게이트가 전력 트랜지스터의 게이트에 접속되는 제2 및 3 트랜지스터와, 전력 트랜지스터의 기준 전극에 접속된 트랜지스터내의 전류 측정 수단을 포함하는 전력 MOS 트랜지스터의 전류측정 회로를 제공한다.
본 발명의 실시예에 따르면, 전류측정 수단은 전류 미러로서 제3트랜지스터에 접속된 제4 MOS 트랜지스터를 포함한다.
본 발명의 실시예에 따르면, 제3 MOS 트랜지스터의 드레인은 연산증폭기의 비반전 입력에 접속되고, 연산증폭기의 반전입력은 제4 MOS 트랜지스터의 드레인에 접속되며, 제4MOS 트랜지스터의 게이트는 제3 MOS 트랜지스터의 게이트에 접속되며, 연산증푹기의 출력은 전원의 단자에 걸친 제4 트랜지스터와 직렬로 접속된 제5 트랜지스터의 게이트에 접속되고, 제4 트랜지스터의 하부단자는 기준전압에 접속된다.
본 발명의 전술한 목적과 다른 목적, 특징과 장점은 이하에 첨부된 도면에 도시한 바와 같이 양호한 실시예의 상세한 설명으로부터 뚜렷해질 것이다.
도면에서, 동일부호는 같거나 유사한 소자를 나타낸다.
제3도의 회로에서, 두 개의 직렬 트랜지스터(M1) 및 (M2)는 트랜지스터(MO)와 병렬로 배치된다. 트랜지스터(MO), (M1) 및 (M2)의 게이트는 서로 접속된다. 트랜지스터(MO) 및 (M1)의 드레인은 서로 접속되고, 또한 트랜지스터(MO) 및 (M2)의 소스는 기준전압, 예를 들면, 접지로 세트된다.
트랜지스터(M1) 및 (M2)는 전력 트랜지스터(MO)와 동일한 형태이다. 트랜지스터(MO)가 멀티셀 DMOS형의 전력 트랜지스터인 경우, 트랜지스터(M1) 및 (M2)는 트랜지스터(MO)를 구성하는 셀들과 동일한 소수의 셀로 구성된다. 특정예에서, 트랜지스터(MO)는 3,600셀을, 트랜지스터(M1)는 7셀을, 트랜지스터(M2)는 14셀을 포함할 수 있다.
전압(VGS)이 상당히 높을 경우, 각 트랜지스터가 선형 영역에서 동작하도록 모든 트랜지스터들은 트랜지스터의 게이트/소수 전압이 동일할 경우에 그 셀의 수에 비례하는 ON상태의 저항을 갖는다. 사실상, 트랜지스터(M1)의 게이트/소수 전압은 다른 트랜지스터의 게이트/소스 전압보다 약간 낮은데, 그 이유는 트랜지스터(M1)의 소스는 다른 트랜지스터의 소스보다 전압이 높기 때문이다. 트랜지스터(M1)의 소스는 기준전압(접지)에 직접적으로 접속되지 않고, 트랜지스터(M2)를 통해 기준전압에 접속된다. 따라서, 트랜지스터(M1)의 게이트/소스 전압은 사실상 VGS(MO) 마이너스(-) 트랜지스터(M2)의 단자 양단의 드레인/소스 전압강하이다. 그러나, 이런 전압강하는 사실상 약 수백 밀리볼트인 반면에, 전압(VGS)은 약 10볼트로 선택된다. 그러므로, MOS 트랜지스터의 도전상태에서의 내부저항값과 셀의 수 사이의 균형은 요구에 응한 첫 번째 근사치라 고려할 수 있다. 모든 경우에, 사용자에 의해 행하여진 이런 결과가 5% 이하의 에러를 갖게 되고, 온도 및 기술의 변화가 있을지라도 이런 범위 내에 있게 됨을 보여주는데, 그 이유는 3개의 트랜지스터(MO), (M1) 및 (M2)가 온도 및 기술의 변화에 따라 유사하게 변하기 때문이다.
전압(VS)이 예를 들어 부하 단락에 대응하는 소정의 임계를 초과하는지를 검출하는 전술된 회로를 사용하는 것이 가능하다. 이런 전압(VS)은 비교기를 통해 기준전압과 간단히 비교된다.
또한, 이런 전류측정 회로를 사용하는 것이 가능하다. 이를 위하여, 추가회로는 제3도의 우측부분에 도시한 바와 같이 사용되는 것이 바람직하고, 추가된 MOS 트랜지스터(M3) 및 (M4)와 연산증폭기(OA)를 포함한다.
증폭기(OA)는 증폭기의 비반전 입력으로 측정되는 전압, 즉 트랜지스터(M2)의 드레인 전압을 수신한다. 연산증폭기(OA)의 반전입력은 트랜지스터(MO), (M1) 및 (M2)와 같은 형태의 추가 MOS 트랜지스터(M3)를 통해 기준전압에 접속된다. 증폭기(OA)의 출력은 MOS 트랜지스터(M4)의 게이트에 접속되고, MOS 트랜지스터(M4)의 드레인은 전원전압(Vcc)에 접속되며, 그의 소스는 증폭기(OA)의 반전입력에 접속된다.
이 회로에 있어서, 반전입력상의 전압은 비반전 입력상의 전압과 같은 경향이 있다. 그러므로, 트랜지스터(M3) 내의 전류(또한 트랜지스터(M4)를 통하여 흐르는 전류)는 이들 두 개의 트랜지스터가 동일할 경우 트랜지스터(M2)를 통하여 흐르는 전류와 같다. 이런 전류는 후자가 뚜렷하다면 이들 트랜지스터를 구성하는 셀의 수에 비례한다. 트랜지스터(M4) 및 (M3)를 통하여 흐르는 측정 전류(IM)는 하기식과 같다.
Figure kpo00002
여기서 R0 내지 R3은 트랜지스터(MO 내지 M3)의 ON 상태의 저항을 표시한다.
따라서, 전력 트랜지스터에서의 전류와 측정전류 사이의 비율은 동일 셀로 구성된 트랜지스터의 ON-저항의 비율에만 의존한다. 그러므로, 이 비율은 일정하고 각각의 트랜지스터를 구성하는 셀의 수의 비율과 실질적으로 같다.
물론, 본 발명은 본 기술분야에 숙련된 사람들에게 다양한 수정과 변형이 쉽다. 특히, 본 발명에 따른 회로는 다른 종래의 회로, 예를 들면 연산증폭기(OA)의 오프셋을 삭제하도록 설계된 회로와 조합할 수 있다.

Claims (3)

  1. 전력 MOS 트랜지스터(MO)의 전류측정 회로로서, 서로 직렬로 배치되고, 전력 트랜지스터와 동일한 형태 및 동일한 기술이지만, 상기 전력 트랜지스터보다 표면이 작고, 상기 트랜지스터와 병렬로 배치되며, 게이트가 전력 트랜지스터의 게이트에 접속되는 제2(M1) 및 3(M2) 트랜지스터와, 상기 전력 트랜지스터의 소스와 동일한 기준 전위에 접속된 상기 제3트랜지스터(M2)의 전류 측정 수단을 포함하는데, 상기 MOS 트랜지스터의 각각은 다수의 동일한 셀을 포함하고, 상기 전력 MOS 트랜지스터는 상기 제2 및 3트랜지스터와 다른 수의 셀을 가지는 것을 특징으로 하는 전력 MOS 트랜지스터의 전류측정 회로.
  2. 제1항에 있어서, 상기 전류측정 수단은 상기 전류 미러로서 상기 제3 MOS 트랜지스터에 접속된 제4 MOS 트랜지스터(M3)를 포함하는 것을 특징으로 하는 전력 MOS 트랜지스터의 전류측정 회로.
  3. 제2항에 있어서, 상기 제3 MOS 트랜지스터(M2)의 드레인은 연산증폭기(OA)의 비반전 입력에 접속되고, 연산증폭기(OA)의 반전입력은 제4 MOS 트랜지스터(M3)의 드레인에 접속되며, 제4 MOS 트랜지스터(M3)의 게이트는 제3 MOS 트랜지스터의 게이트에 접속되며, 연산증폭기의 출력은 전원의 단자에 걸친 제4 트랜지스터와 직렬 접속된 제5 트랜지스터(M4)의 게이트에 접속되며, 제4 트랜지스터의 하부단자는 기준전압에 접속되는 것을 특징으로 하는 전력 MOS 트랜지스터의 전류측정 회로.
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