KR100192628B1

KR100192628B1 - 온도 보상 회로

Info

Publication number: KR100192628B1
Application number: KR1019900001681A
Authority: KR
Inventors: 에이. 헌레이 스티븐; 엠. 오벤스 케빈
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1989-02-13
Filing date: 1990-02-12
Publication date: 1999-06-15
Also published as: US4956567A; KR900013509A; JP2837215B2; JPH037423A

Abstract

내용 없음.

Description

온도 보상 회로

제1도는 TTL-CMOS 변환 버퍼의 일반적인 형태를 도시한 회로도.

제2도는 모든 CMOS 소자를 사용한 종래 기술의 TTL-CMOS 변환 버퍼의 회로도.

제3도는 바이폴라 접합 다이오드들을 조합한 종래 기술의 TTL-CMOS 버퍼의 회로도.

제4도는 제3도의 종래 기술의 회로에 대한 입력 임계전압 대 온도의 그래프도.

제5도는 양호한 실시예 및 종속된 실시예를 도시한 본 발명의 회로도.

제6도는 본 발명의 양호한 실시예를 사용한 TTL-CMOS 변환 버퍼의 회로도.

제7도는 제6도의 회로에 대한 입력 임계 전압 대 온도의 그래프도.

* 도면의 주요부분에 대한 부호의 설명

Q1 : NPN 트랜지스터 R1,R2 : 저항기

D1,D2 : 다이오드 C1 : 캐패시터

M1,M3,M5,M6 : p-채널 트랜지스터

M2,M4 : n-채널 트랜지스터 F : 바이어스 회로

본 발명은 BiCMOS 입력 버퍼를 수행시키기 위해 사용되는 바이어스 회로에 관한 것으로, 보다 일반적으로 전기 회로 또는 시스템내의 한개 이상의 노드에 온도 보상 전압을 설정하기 위한 회로에 관한 것이다.

BiCMOS는 별도의 바이폴라 및 CMOS 제조 기술들을 병합한 결과로 되는 기술로 수행된다. 이 BiCMOS 기술은 회로 설계가 바이폴라 및 CMOS 트랜지스터들의 개별적인 성능 장점을 조합하게 한다. 바이폴라 트랜지스터들은 한 집적 회로 기능의 출력을 전기적 시스템으로 구성된 다른 회로에 인터페이스 하거나 또는 접속할 때 생기는 고 전류신호를 스위치하는데 가장 적합하다. CMOS 트랜지스터들은 작은 외형 크기 및 저 전력 소비가 바람직한 집적 회로에 포함된 기능을 수행시키는데 가장 적합하다.

바이폴라 트랜지스터들이 집적 회로 기능의 출력 신호를 구동하는데 사용될 때, 채택된 인터페이싱 논리 기준은 전형적으로 바이폴라 기능에 최적한 것이다. TLL 및 ECL 논리 기준이 가장 주목할 만하다. 그러나, CMOS 트랜지스터를 사용하는 최적 회로 설계는 입력 인터페이스에서 TTL 또는 ECL 신호 전압 레벨과 호환성이 없고, 변환 회로로 버퍼되어야 한다. 바이폴라 신호 전압 레벨을 CMOS 신호 전압 레벨로 변환하는 입력 버퍼회로는 전형적으로 바이폴라 또는 CMOS 트랜지스터들을 위한 최적 설계가 아니고, 설계자들이 특히 주의하여야 한다.

전형적인 TLL-CMOS 입력 변환 버퍼 구성은 제1도에 도시되어 있다. 이 회로 형태는 CMOS반전기 단 (M1 및 M2)의 작용을 수정하는 바이어스 회로(F)를 사용한다. 기준 CMOS 설계를 위해, (M1및 M2)의 특성 입력 임계전압은 Vcc 전압의 반, 또는 약 2.5 V와 동일할 것이다. Vcc와 M1 사이의 노드 B에서의 바이어스 회로(F)의 부가는 입력 임계 전압을 약 1.4V의 TLL 레벨로 낮게 한다. 또한, 입력 임계 전압 작용에서의 히스테리시스(hysteresis)를 발생시키기 위해서, 바이어스 회로는 버퍼의 비-반전 출력인 노드 C로부터 궤환 신호를 수신한다. 히스테리시스는 고-저 전이하는 신호를 위한 임계 전압을 저-고 전이하는 신호를 위한 임계 전압보다 낮게 한다. 200mV의 전형적인 히스테리시스 값은 1.3V와 동일한 공칭 고-저 전이 임계, 및 1.5V와 동일한 공칭 저-고 전이 임계를 발생시킨다. 히스테리시스는 공지된 CMOS스위칭 불안정성을 제거하기 위해 TLL-CMOS 변환기에 전형적으로 사용된다.

TLL-CMOS 변환기에서, 바이어스 회로(F)를 구현하는 종래 기술의 방법은 제2도 및 제3도에 도시되어 있다. 제2도에 도시한 구성은 바이폴라 장치가 가용되지 않는 순수한 CMOS 기술로부터 이행된 것이다. 고-저 입력 신호 전이중에, 트랜지스터 (M5)는 초기에 오프이고, 바이어스 회로의 작용은 트랜지스터 (M6)에 의해 결정된다. 반대로, 저-고 신호 전이중에, 트랜지스터 (M5)는 초기에 온이고, (M6)의 효과를 션트(shunt)하고 바이어스 회로의 작용을 조절한다. 트랜지스터 (M5 및 M6)의 개별적인 크기, 및 트랜지스터 (M1 및 M2)의 크기와의 그들의 관계는 임계전압 및 결과적인 히스테리시스의 양을 결정한다. 그러나, 제2도의 구성은 제3도의 구성을 위하여 전형적으로 포기되었다. 트랜지스터 (M6)를 접합 다이오드들 (D1 및 D2)로 교체하면, CMOS 트랜지스터 파라메타의 제조변화들에 덜 민감한 입력 임계 전압 특성이 발생된다. 또한, 다이오드들 (D1 및 D2)는 고-저 입력 전이 상태중에 더욱 신속한 신호 전파에 기여한다.

제3도에 도시한 바와 같이, CMOS 회로로의 바이폴라 접합 다이오드의 도입은 제4도에 그래프도로 도시한 바와 같이 전형적인 입력 임계 특성을 산출한다. 차트는 저-고 전이 및 고-저 전이에 대한 온도의 함수로서 입력 임계 전압을 나타낸 것이다. 차트는 또한 0.8V 및 2.0V TLL 임계 사양 한계를 나타낸다. 버퍼의 임계 전압은 집적회로의 동작 전압 및 온도 범위에 걸친 이 한계들 사이에 놓이도록 보장되어야 한다. 고-저 전이 임계는 온도가 올라갈수록 (정 온도 계수) 증가하고, 저-고 전이 임계가 온도가 내려같수록 (부 온도 계수) 감소하는 것을 이 차트로 부터 알 수 있다. 이 반대의 임계 기울기들은 히스테리시스의 양, 2 임계사이의 차이를 온도가 올라갈수록 급속히 감소시킨다. 이 작용의 주요 원인은 고-저 전이 임계가 부 전압 온도 계수를 갖는 바이폴라 접합 다이오드 (D1 및 D2)에 의해 결정되고, 저-고 전이 임계는 정의 드레인-소오스 전압 온도 계수를 갖는 CMOS트랜지스터(M5)에 의해 결정된다는 것이다. 히스테리시스의 크기가 높은 온도에서 최소한의 허용가능한 설계 레벨 미만으로 감소되는 것을 방지하기 위해서, 저 온도에서의 임계는 TTL 사양 한계들에 허용될 수 없는 정도로 인접하게 설정되어야 한다. 바이폴라 접합 다이오드의 전압 온도계수 크기가 감소되거나 또는 보상 될 수 있다면, 결과적인 입력 임계 온도 특성 기울기들은 유사하게 될 것이다. 이 보상 작용의 잇점은 히스테리시스의 양이 온도에 걸쳐서 거의 변화하지 않고, 이것은 TLL 사양한계내에서 보다 큰 여유로 설정될 수 있는 입력 임계 전압특성을 발생시킨다는 것이다 이 바람직한 작용을 갖는 설계는 제조 변화에 보다 허용될 수 있으므로 집적 회로의 높은 제조 산출량에 도움을 주는 장점을 갖는다.

따라서, 본 발명의 목적은 새로운 온도 보상 바이어스 회로를 제공하는 것이다. 본 발명의 다른 목적은 BiCMOS기술로 수행된 고 성능 TLL-CMOS 입력 버퍼에 온도 보상바이어스 회로를 제공하는 것이다. 본 발명의 또 다른 목적은 전자 회로 또는 다수의 회로로 구성전 전자 시스템을 통하여 사용될 수 있는 온도 보상 회로를 제공하는 것이다.

본 발명은 바이폴라 트랜지스터, 저항기, 및 다이오드로 구성된 온도 보상 회로를 제공한다. 트랜지스터의 베이스-에미터 접합은 전류의 함수로서 변화하는 제1 순방향 전압 강하 및 관련된 제1 온도 계수를 갖는다. 저항기, 또는 다른 장치, 및 다이오드, 양호하게는 쇼트키 (Schottky) 다이오드는 트랜지스터의 베이스에 직렬로 접속된다. 에미터 및 직렬의 다이오드-저항기는 함께, 양호하게는 직접적으로, 또는 다른 소자들을 통하여 결합된다. 다이오드는 전류의 함수로서 변화하는 제2 순방향 전압 강하 및 관련된 제2 온도 계수를 갖는다. 다이오드의 순방향 전압 강하는 트랜지스터의 순방향 전압 강하보다 적고 2개의 전압 강하의 미분은 저항기 양단의 제3 전압 강하에서 초래된다. 트랜지스터 및 다이오드는 각각의 제1 및 제2 온도 계수가 둘중의 어느 것보다 적은 선정된 미분, 및 소정의 경우에, 제로 또는 거의 제로 즉 약간 정(+)이거나 또는 약간 부(-)인 온도 계수 차이를 갖게 하는 크기가 된다. 온도 계수 미분, 및 온도에 걸친 저항기 저항의 변화는 저항기 양단의 제3 전압강하의 순수 제3 온도 계수에서 초래된다. 저항기 양단의 제3 전압 강하 및 관련된 제3 온도 계수는 저항기를 통하여 흐르는 전류의 온도 보상 소오스를 발생하는 고-임피던스 온도 보상 전압원을 나타낸다.

본 발명의 제1실시예에서, 제2 저항기는 트랜지스터의 베이스에 결합된다. 그 특정한 회로에서 제1저항기를 통하여 흐르는 전류의 온도 보상 소오스는 또한 제2 저항기 양단의 전압 강하가 제1 저항기 양단의 전압 강하에 비례하게 하는 제2 저항기를 통하여 흐른다. 이 작용을 제2 저항기 양단 전압 강하가 제1 및 제2 저항기의 비로 배율된 제1 저항기 양단의 전압 강하와 동일한 온도 보상 전압 배율기를 나타낸다.

본 발명의 다른 실시예에서, 다른 장치들, 회로, 또는 전압원을 트랜지스터의 베이스에 접속하는 것이 가능하다. 이 다른 접속들은 다수의 다이오드, 또는 첫번째 실시예와 거의 동일한 다른 온도 보상 회로를 포함할 수 있다.

본 발명은 제5도에 도시한 바와 같이, NPN 트랜지스터 (Q1), 저항기 (R1), 및 쇼트키 다이오드 (D1)으로 구성된 온도 보상 회로를 제공한다. 이 구성은 온도 보상 전류, Iref를 설정할 것이다. 본 발명의 실시예는 온도 보상 전류, Iref의 함수로서, 전압 Vref를 발생시키는 Zref로 표시된 위치내에 부수적인 회로 소자들을 포함함으로써 달성된다. 전류, Iref는 저항기 (R1)을통하여 흐르는 전류 Iref'와 트랜지스터 (Q1)의 베이스 노드내로 흐르는 전류, Ib의 합이다. Iref'는 Ib가 전형적으로 Iref'의 10%미만이기 때문에 지배적인 양이다. 전류 Iref'는 (R1)의 크기로 나눈 (R1) 양단의 전압 전위의 함수이다 (R1) 양단의 전압 전위는 Q1 베이스-에미터 접합 전압과 (D1) 접합 전압사이의 차와 동일하다. 또한, (R1) 양단 전압의 온도 의존성은 (Q1) 베이스-에미터 접합 전압과 (D1) 접합 전압의 전압 온도 계수사이의 차와 동일한다. 25˚C에서, (Q1) 베이스-에미터 전압은 각각 -1,5 내지 -1,2 mV/˚C의 온도 계수로 전형적으로 800 내지 900mv이고, (D1) 접합 전압은 각각 -1.4 내지 -1.1 mV/˚C의 온도 계수로 전형적으로 500내지 600mV이다. 결과적으로, (R1)양단 전압은 25˚C에서 0.2V 로부터 0.4V 까지의 범위에서 전형적으로 변화될 수 있고 -0.4 내지 + 0.2 mV/˚C의 온도 계수를 가질 수 있다.

접합 전압 및 관련된 온도 계수는 접합 전류 밀도의 함수이고, 접합의 물리적 레이아웃(layout) 크기로 나눈 접합을 통한 전류에 의해 결정된다.

본 발명의 주요 특징은 소정의 설계를 위해, (D1 및 D2)의 접합 크기는 그들의 전압 온도 계수들이 가상적으로 동일하고, 그들의 접합 전압이 동일하지 않도록 선택될 수 있다는 것이다. 이러한 경우를 위해, 2개의 접합 전압 사이의 차는 제로 또는 거의 제로,즉 약간 정 또는 약간 부인 전압 온도 계수를 갖는 (R1) 양단 전압을 발생시킬 것이다. 이것은 접합 전압 온도 계수에 의존하지 않거나 또는 다이오드와 베이스-에미터 접합의 선택된 온도 계수사이의 차에 의해 제어되는, 즉 결정되는 의존성을 갖는 온도 보상 전류 Iref'를 발생시킨다. 후속적인 결과는 전류 Iref가 또한 접합 온도 계수때 의존하지 않고 보상되거나 또는 제어되고, 선정된 의존성을 갖는다는 것이다.

제5b도의 회로에서, 저항기는 Zref로 표시된 위치에서 접속된다. 전류 Ib의 크기가 전류 Iref'의 크기와 비교하여, 무시할 정도로 작게 고려된다면, Iref는 Iref'와 거의 동일하다. 후속적으로 Zref 양단 전압 전위 Vref는 (R1) 양단 전압으로 배율된 저항 (R1)으로 나누어진 Zref 내의 저항과 동일하게 된다. 이 회로망은 접합 전압 온도 계수에 의존하지 않는 온도 보상 전압, Vref를 발생시키는 전압 배율기를 형성한다. 또한, 저항기 회로망 배율기의 일반적 작용은 Vref가 온도의 함수로서 저항 변화에 의존하지 않는다는 것을 의미한다. Vref가 나타낼 수 있는 유일한 온도 의존성은 온도의 함수로서 변화하는 트랜지스터 (Q1)의 이득에 의해 발생된 Ib의 변화에 기인한다. 소정의 경우에, 이 온도 의존성은 소자 (R1), (D1), 및 (Q1)의 세심한 설계에 의해 최소화될 수 있다.

본 발명의 다른 실시예에서, 회로 소자들의 소정의 조합은 제5도 내의 Zref 위치에서 수행될 수 있다. 이러한 조합의 예는 본 발명이 2개의접합 다이오드와 직렬로 케스케이드된 제5c도에 도시되어 있다. 본 발명의 이 형태의 실시예는 발생된 전압 Vref가 접합 다이오드 온도 계수의 다수배로 온도에 따라 변화하고, 동시에 온도에 따른 저항 변화에 의존하지 않는 것을 일반적으로 필요로 한다.

본 발명의 양호한 실시예는 제6도에 도시되어 있다. 이 회로는 제3도에 도시한종래 기술의 회로와 유사한 CMOS-바이폴라 입력 변환 버퍼를 수행시키기 위해서 CMOS 및 바이폴라 소자로 구성된다. 그러나, 향상된 입력 임계 전압 작용을 달성하기 위해서, 제3도내의 다이오드들, (D1 및 D2)는 (Q1),(D1),(R1),(R2) 및 (C1)으로 대체되었고, 이는 노드 B에서 온도 보상 바이어스 전압을 발생시킨다.

제6도에 도시한 회로는 입력, 노드 A와 출력, 노드 C 사이의 비-반전 신호 경로를 발생시키는 2개의 CMOS 반전기로 기본적으로 구성된다. 제1 반전기 (M1 및 M2)는 TTL 기준 입력 신호와 인터페이스하도록 설계되고, 제2 반전기 (M3 및 M4)는 부수적인 내부 CM0S 회로를 구동하기 위한 기준 CMOS 신호들 출력하도록 설계된다. 입력 반전기 (M1 및 M2)의 임계 (트리거 전압)은 (M1 및 M2) 게이트 폭의 비, 및 노드 B에서의 전압으로부터 유도된다. (M1 및 M2)의 비는 반전기 트리거 노드 B에서의 전압의 약 50%로되도록 설정될 것이다.

약 1.5V의 TTL 레벨 트리거 전압을 달성하기 위해서, 노드 B에서의 전압은 약 3V 이어야 한다. TTL 논리 시스템이 전형적으로 3V의 부수적인 공급 전압을 제공하지 않기 때문에, 노드 B에서의 전압은 집적 회로내에서 내부적으로 발생되어야 한다. 그러나, 내부 DC 기준전압이 발생하면 전형적인 CM0S 사양들에 허용될 수 없는 부수적인 전력 소비가 필요하게 된다. 제6도에 도시한 회로, 및 제1도, 제2도 및 제3도에 도시한 종래 기술에서 사용된 해결책은 스위칭 전이 주기중에 (M1 및 M2)를 통하여 통과하는 과도 전류를 사용함으로써 Vcc 공급 노드와 노드 B 사이의 바이어스 전압을 발생시킨다. 이 방식으로, 노드 B에서의 전압은 필요로 하는 순간에, 및 임계 사상의 주기 중에만 정확하게 CMOS 반전기에 의해 자기-발생된 바이어스 전압에 의해 설정된다.

노드 B에서 전압을 설정하는 바이어스 전압을 발생시키기 위해서, 2가지 별도의 메카니즘이 있다. 그들은 고-저 입력 신호 전이 및 저-고 입력 신호 전이를 위해 설정된 별도의 입력 트리거 전압에 대응한다. 이것은 고-저 임계가 저-고 임계보다 낮은 전압으로 설정되게 하므로, 입력 임계 작용에서 히스테리시스를 발생시킨다. 히스테리시스는 고-저 입력 신호 전이 중에 특히 생기는 CMOS 스위칭 불안정성을 극복하기 위해 이 회로에서 사용된다.

제6도를 참조하면, 입력 신호 저-고 임계를 제어하는 회로는 노드 C에서의 버퍼 출력 신호에 의해 제어된 p-채널 트랜지스터 (M5)로 구성된다. 이 구성은 제1도, 제2도 및 제3도에 도시한 종래기술에서 사용된 것과 동일하다. 동작시, 입력 신호가 논리 저 상태 (0.8V 미만)일 때, (M1)은 온이고, (M2)는 오프이며, (M3)는 오프이고, (M4)는 온이다. 이것은 0V와 동일한 버퍼 출력, 노드 C에서 논리 저 신호를 발생시킨다. 또한, 트랜지스터 (M5)는 노드C에 접속된 이의 게이트가 0V로 있기 때문에 온이다. 이 DC 안정 상태에서, (M1 및 M5)는 온상태에 있지만, 그러나 고 임피던스 오프 상태에 있는 (M2)에 기인하여 그들을 통하여 흐르는 전류는 없다. (M1)을 통하여 흐르는 전류가 없을때, 노드 B에서의 전압은 Vcc 공급 전압과 거의 동일하다. 입력 신호가 논리 저 상태로부터 전이하여 저-고 트리거 전압에 근접할때, (M2)는 턴 온 하기 시작한다. 이것은 전류를 (M5),(M1) 및 (M2)를 통하여 흐르게 한다. 이 점에서, (M3 및 M4)는 상태를 변화하지 않고 노드 C는 논리 저 상태로 남는다. (M5)를 통하여 흐르는 전류는 노드B의 전압을 감소하기 시작하는 증가하는 바이어스 전압을 발생시킨다. (M5)에 의해 발생된 바이어스 전압은 다른 병렬 소자 (R1),(R2),(D1), 및 (Q1)의 작동 전압이 만족되지 않도록 된다. 결과적으로, 상당한 전류가 이 소자들을 통하여 흐르지 않는다. 즉, 그들은 (M5) 온 상태의 지배적 작용에 의해 션트된다. 입력 신호가 계속 상승할수록, (M5),(M1), 및 (M2)를 통하는 전류는 증가하고, 노드 B에서의 전압은 계속 감소한다. 입력 트리거 전압은 노드 A와 노드 B 사이의 전압이 (M1)의 온 상태를 더 이상 지지하지 않을때 도달된다. 이 점에서, (M1)은 턴 오프하기 시작하고, (M5), (M1), 및 (M2)를 통하여 통과하는 전류는 감소하기 시작한다. 동시에, (M3)는 턴 온하기 시작하고, M4는 턴 오프하기 시작하고, 노드 C는 논리 고 상태로 전이하기 시작한다. 노드 C 에서의 전압이 Vcc 공급 레벨에 접근할수록, (M5)는 턴 오프된다. 트리거 전압 이상으로 입력 신호 레벨이 더욱 증가하면,(M1)이 전류 흐름이 없는 고 임피던스 오프 상태에 있고, 노드 B에서의 전압이 Vcc 공급 전압 레벨로 복귀하는 DC 안정 상태가 발생된다. 입력 신호 고-저 전이 임계의 작용은 제6도에 도시한 바와 같이, (Q1),(C1),(R1),(R2), 및 (D1)으로 구성된 온도 보상 회로에 의해 조절된다. 이 회로는 본 발명의 기본적인 CMOS-TTL 변환기 실시예이고, (D1 및 D2)로 구성된 제3도의 종래 기술의 희로와 직접 비교될 것이다. 동작시, 입력 신호가 논리 고 상태(2,0V 이상) 일때, (M1)은 오프이고 , (M3)는 온이며, (M3)는 온이고, (M4)는오프이다. 이것은Vcc 공급 전압과 동일한 버퍼 출력, 노드 C에서 논리 고 신호를 발생시킨다. 또한, (M5)는 노드 C에 접속된 이의 게이트가 Vcc 공급 전압에 있기 때문에 오프이다. 이 DC 안정 상태에서, (M2)는 온 상태에 있지만, 그러나, (M1)이 고 임피던스 오프 상태에 있기 때문에 전류는 흐르지 않는다. (M1)을 통하여 흐르는 전류가 없을 때, 노드 B 에서의 전압은 Vcc 공급 전압과 거의 동일하다. 입력 신호가 논리 고 상태로부터 전이하여 고-저 트리거 전압에 근접할 때, (M1)은 턴 온 하기 시작한다. 이것은 전류를 (M1),(M2),(Q1),(C1),(R1),(R2),및 (D1)을 통하여 흐르게 한다. 이 점에서, (M3 및 M4)는 상태를 변화하지 않고 노드 C는 논리 고 상태로 남는다. (M5)는 오프 상태로 남고, (Q1),(C1),(R1),(R2), 및 (D1)을 통하여 흐르는 전류는 노드 B에서의 전압을 감소하게 하는 바이어스 전압을 발생하기 시작한다.

(C1)의 존재는 (R2)를 순간적으로 션트함으로써 (Q1)에 베이스 구동 전류의 초기 서지(Surge)를 제공한다. 이것은 바이어스 전압 발생의 신속한 응답 시간, 및 후속적으로 신속한 신호 전파 시간을 달성하기 위해 필요하다. 입력 신호가 계속 감소할수록, (Q1)을 통하는 전류는 증가한다. 그러나, (R1),(R2), 및 (D1)을 통하는 전류는 거의 감소하지 않고, 발생된 바이어스 전압은 거의 감소하지 않는다. 이 점에서, 바이어스 전압 발생 회로 (Q1,R1,R2, 및 D1)은 고정된 전압 기준과 같이 작용하기 시작한다. 이것은 제3도에 도시한 종래 기술의 회로 (D1 및 D2)의 작용과 유사하다. 종래 기술에서, 발생된 바이어스 전압은 (D1 및 D2)의 접합 전압의 합이다. (Q1),(R1),(R2), 및 (D1)으로 구성된 본 발명에서, 발성된 전압은 (Q1) 베이스-에미터 접합 전압과 (R1)양단의 전압 전위의 합이다. (R1) 양단의 전압은 (Q1)베이스-에미터 접합 전압과 D1 접합 전압사이의 차로 부터 유도된 온도 보상 전압이고, R1/R2의 비에 의해 배율된 접합 전압 미분과 동일하다. 입력 트리거 전압 사상에서 Vcc 공급 노드와 노드 B 사이의 발생된 바이어스 전압이 제한된 기준 값에 빠르게 도달하는 것은 중요하다. 이것이 발생할 때, 노드 A와 노드 B 사이의 전압은 노드 A에서의 입력 신호의 감소의 연속 비에 기인하여 신속히 증가한다. 이것은 (M1)의 턴 은을 가속시키고 (M2)를 턴 오프하기 시작하게 한다.이 점에서, (M1),(Q1),(R1),(R2), 및 (D1)을 통하여 통과하는 전류는 감소하기 시작한다. 동시에, (M3)는 턴 오프 하기 시작하고, (M4)는 턴 온하기 시작하며, 노드 C는 논리 저 상태로 전이하기 시작하고, (M5)는 턴 온 한다. 트리거 전압 미만으로 입력 신호 레벨이 더욱 감소하면, (M2)가 전류를 (M1)을 통하여 흐르게 하지 않는 고 임피던스 오프상태에 있고, 노드 B에서의 전압이 Vcc 공급 전압 레벨로 복귀하는 DC 안정 상태로 된다.

제6도에서 도시한 회로의 입력 임계 전압 작용은 입력 임계 전압 대 온도의 그래프로 제7도에 요약되어 있다. 고-저 전이 곡선 및 저-고 전이 곡선은 둘 다 입력 임계 트리거 전압이 온도가 올라갈수록 감소하는 부의 온도계수를 나타낸다. 2개의 곡선사이의 전압 미분, 히스테리시스는 온도에 따라 거의 변화하지 않는다. 이 작용은 제4도에 그래프로 도시된 제3도의 종래 기술의 회로의 특성 성능과 대조된다. 종래 기술의 회로에서 고-저 임계는 온도가 변화할수록 히스테리시스의 상당한 변화를 야기시키는 정의 온도 계수를 갖는다. 이 작용은 2개의 직렬 다이오드(D1 및 D2)의 총 접합 전압 온도 계수 및,Vcc 공급과 노드 B 사이에 설정된 바이어스 전압에 대한 결과적인 영향에 의해 조절된다.

제6도의 회로에서, 본 발명의 온도 보상 회로의 적용은 온도 계수를 상당히 감소시키는 Vcc 공급과 노드 B 사이의 바이어스 전압을 발생시킨다. 바이어스 전압 온도 계수의 감소는 CMOS 트랜지스터 온도 계수가 고-저 임계 특정을 조절하게 하고, 저-고 및 고-저 임계는 둘다 유사한 작용을 발휘한다.

본 기술에 숙련된 기술자들은 제어된 노드 B의 온도 계수가 (Q1)의 베이스 에미터 접합의 온도 계수와 다이오드(D1)의 온도 계수 사이의 차에 의존한다는 것을 알 것이다. 이 차이는 트랜지스터 (Q1) 및 다이오드 (D1)의 크기를 적당히 함으로써 영까지 감소될 수 있다. 또는,트랜지스터(Q1)은 노드 B에 선정되고, 원하는 온도 계수를 제공하기 위한 크기로 될 수 있다. 이러한 결과는 온도의 함수로서 트랜지스터 이득의 변화를 보상하기 위해서 바람직하게 되어, 저항기 (R2)의 온도 계수의 변화 (작지만 소정의 온도에서 중요함), 또는 노드 B또는 다이오드 (D1) 또는 트랜지스터 (Q1)에 접속된 소자의 다른 온도 변화를 보상할 수 있다. 이와 마찬가지로, 본 기술에 숙련된 기술자들은 다이오드 (D1) 및 저항기 (R1)의 직렬 접속의 순서가 바뀔수 있다는 것을 알 것이다. 게다가, (R1)은 저항기 또는 전압 강하를 발생할 수 있는 소정의 다른 장치, 예를 들어 유니폴라 트랜지스터일 수 있다. 기술된 실시예에 대한 온도 계수, 및 회로소자의 이러한 변화, 및 다른 루틴 변화, 부가 및 수정은 첨부된 특허 청구의 범위의 원리 및 범위내에서 이루어진다.

Claims

전류 및 제1 온도 계수의 함수로서 제1 순방향 전압 강하를 갖는 베이스-에미터 접합을 갖는 트랜지스터, 및 상기 바이폴라 트랜지스터의 베이스에 결합된 제1 및 제2 저항기를 포함하고, 상기 제1 저항기 및 다이오드가 상기 베이스에 직렬로 접속되고, 상기 다이오드가 전류 및 제2온도 계수의 함수로서 제2 순방향 전압 강하를 갖고 있고, 상기 제1 저항기 양단 전압 강하가 상기 제1과 제2 순방향 전압 강하사이의 차이에 비례하고 상기 전압 강하의 온도 계수가 상기 제1과 제2 온도 계수사이의 차이에 비례하도록, 상기 제2 순방향 전압 강하가 상기 제1 순방향 전압 강하 미만으로 되는 것을 특징으로 하는 온도 보상 전압 배율기.
제1항에 있어서, 상기 트랜지스터의 베이스에 결합된 캐패시터를 더 포함하는 것을 특징으로 하는 전압 배율기.
제1항에 있어서, 입력 노드, 출력 노드를 갖는 버퍼 회로, 및 상기 출력 노드에 결합된 제어 전극 및 상기 버퍼 회로에 결합된 전류 경로를 갖는 궤환 트랜지스터를 더 포함하는 것을 특징으로 하는 전압 배율기.
제3항에 있어서, 상기 트랜지스터의 베이스에 결합된 캐패시터를 더 포함하는 것을 특징으로 하는 전압 배율기.
제1항에 있어서, 콜렉터에 결합된 전압원을 더 포함하는 것을 특징으로 하는 전압 배율기.
제1 온도 계수를 갖는 베이스-에미터 접합을 갖고 있는 트랜지스터, 및 상기 베이스에 직렬로 접속된 저항 및 다이오드를 포함하고, 저항 양단 전압 강하가 상기 제1과 제2 온도 계수의 차이에 비례하는 제3 온도 계수를 갖도록, 상기 다이오드가 제2온도 계수를 갖는 것을 특징으로 하는 온도 보상 회로.
제6항에 있어서, 직렬로 함께 결합되고 상기 베이스에 결합된 다수의 다이오드를 더 포함하는 것을 특징으로 하는 회로.
제6항에 있어서, 저항이 유니폴라 트랜지스터를 포함하는 것을 특징으로 하는 회로.
제6항에 있어서, 저항이 저항기를 포함하는 것을 특징으로 하는 회로.
제6항에 있어서, 상기 보상 회로에 결합된 제2 온도 보상 회로를 더 포함하는 것을 특징으로 하는 회로.
제10항에 있어서, 제2 회로가 제1 회로의 트랜지스터의 베이스에 결합된 것을 특징으로 하는 회로.
제6항에 있어서, 다수의 직렬 접속 다이오드 및 다수의 보상 회로를 더 포함하는 것을 특징으로 하는 회로.
제6항에 있어서, 베이스-에미터 접합이 제1 순방향 전압 강하를 갖고, 다이오드가 제2 순방향 전압 강하를 갖고, 저항 양단 전압 강하가 제1과 제2 전압 강하 사이의 차이에 비례하는 것을 특징으로 하는 회로.
바이폴라 논리 레벨 입력 신호를 수신하고 반전된 출력 신호를 제어하기 위한 한쌍의 CMOS 트랜지스터로 구성된 제1 반전기, 제1 반전기의 출력에 결합되고 CMOS 논리 레벨의 출력을 제공하기 위한 한쌍의 CMOS 트랜지스터로 구성된 제2 반전기, 및 고-저 및 저-고 논리 레벨 전이 사이의 미분을 유지하기 위해 제2 반전기와 제1 반전기의 출력사이에 결합된 히스테리시스 회로를 포함하고, 상기 히스테리시스 회로가 제1 반전기에 결합된 이의 에미터를 갖는 바이폴라 트랜지스터, 및 제1 반전기에 직렬로 결합된 다이오드 및 제1 저항기를 포함하는 온도 보상 동작 전압 기준 원으로 구성된 것을 특징으로 하는 BiCMOS 논리 레벨 변환기.
제14항에 있어서, 다이오드 및 제1 저항기가 바이폴라 트랜지스터의 베이스에 결합된 것을 특징으로 하는 BiCMOS 변환기.
제14항에 있어서, 상기 바이폴라 트랜지스터의 베이스에 결합된 캐패시터를 더 포함하는 것을 특징으로 하는 BiCMOS 변환기.
제14항에 있어서, 제2 반전기의 출력과 히스테리시스 회로 사이에 결합된 궤환 트랜지스터를 더 포함하는 것을 특징으로 하는 BiCMOS 변환기.
제14항에 있어서, 베이스-에미터 접합 및 다이오드 접합이 다이오드와 직렬로 된 저항기 양단 전압 강하에 선정된 순수 온도 계수를 제공하는 크기로 되는 것을 특징으로 하는 BiCMOS 변환기.
제18항에 있어서, 순수 온도 계수가 실질적으로 제로인 것을 특징으로 하는 BiCMOS 변환기.