KR100191764B1

KR100191764B1 - 동기 회로

Info

Publication number: KR100191764B1
Application number: KR1019950020565A
Authority: KR
Inventors: 노리코 가도마루; 후미타카 아사미
Original assignee: 아끼구사 나오유끼; 후지쓰 가부시키가이샤
Priority date: 1994-09-20
Filing date: 1995-07-13
Publication date: 1999-06-15
Anticipated expiration: 2015-07-13
Also published as: JPH0888561A; KR960012943A; US5596294A

Abstract

외부에서 공급되는 클록 신호를 분주하여 주기가 다른 복수의 내부 클록 신호를 동기시켜 출력하는 동기 회로에 관한 것으로, 리셋 신호를 사용하지 않고, 각 내부 클록의 동기가 발생되도록 하는 것을 목적으로 한다.

제어 신호를 분주하여 제1주파수를 가진 제1신호를 생성하는 제1신호 생성수단(1)과, 상기 제어 신호를 분주하여 제2주파수를 가진 제2신호를 생성하는 제2신호 생성수단(2)과, 상기 제어 신호(f)를 분주하여 제3주파수(1/2(2n+1) f)를 가지며, 또한, 상기 제2신호에 동기한 제3신호를 생성하는 제3신호 생성수단(3)과, 상기 제1~제3신호 생성수단(1, 2, 3)으로부터 신호의 논리를 취하여 상기 제1신호를 상기 제2 및 제3신호에 동기시키기 위한 동기 신호(SS)를 생성하는 동기 신호 생성수단(4)을 구비하도록 구성한다.

Description

동기 회로

제1도는 본 발명에 관한 동기 회로의 원리 구성을 도시하는 블록도.

제2도는 제1도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도.

제3도는 본 발명의 동기 회로의 제1실시예를 도시하는 회로도.

제4도는 제3도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도.

제5도는 본 발명의 동기 회로의 제2실시예를 도시하는 회로도.

제6도는 제5도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도.

제7도는 본 발명의 동기 회로의 제3실시예를 도시하는 회로도.

제8도는 제7도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도.

제9도는 본 발명의 동기 회로의 각 실시예에 사용되는 플립·플롭의 일예를 도시하는 회로도.

제10도는 본 발명의 동기 회로의 제4실시예를 도시하는 회로도.

제11도는 제10도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도.

제12도는 본 발명의 동기 회로의 제5실시예를 도시하는 회로도.

제13도는 제12도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도.

제14도는 본 발명의 동기 회로의 제6실시예를 도시하는 회로도.

제15도는 제14도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도.

제16도는 본 발명의 동기 회로가 적용되는 일예의 전체 구성을 도시하는 블록도.

제17도는 종래의 동기 회로의 일예를 도시하는 회로도.

제18도는 제17도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도.

제19도는 제17도의 동기 회로에 사용되는 플립·플롭의 일예를 도시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1신호 생성수단(1/2 f 클록 생성회로)

2 : 제2신호 생성수단(1/(2n+1) f 클록 생성회로)

3 : 제3신호 생성수단(1/2(2n+1) f 클록 생성회로)

4 : 동기 신호 생성수단(동기 신호 생성회로)

본 발명은 동기 회로에 관한 것으로, 특히 외부에서 공급되는 클록 신호를 분주하여 주기가 다른 복수의 내부 클록 신호를 동기시켜 출력하는 동기 회로에 관한 것이다.

근래, 예를 들어, 고품위 텔레비전등의 화상처리 기술에 있어서 외부에서 공급되는 클록 신호를 분주하여 주기가 다른 복수의 내부 클록 신호를 동기시켜 출력하는 동기 회로를 필요로 하고 있다. 특히. 리셋 신호를 사용하지 않고 동기가 발생된 복수의 내부 클록을 출력할 수 있는 동기 회로의 제공이 요망되고 있다.

종래, 예를 들어, 고화질 텔레비전등의 화성처리 기술(예를 들어, MUSE 디코더)에 있어서, 외부로부터 공급되는 클록 신호를 분주하여 주기가 다른 복수의 내부 클록 신호를 동기시켜 출력하는 동기 회로를 필요로 하고 있다.

그런데, 종래 다른 주파수(주기)의 복수의 클록 신호(내부 클록 신호)를 필요로 하는 회로(장치)에 있어서, 각 내부 클록 신호의 주파수가 짝수배인 경우는 각각의 동기를 발생시키는 것이 용이하지만, 홀수배인 경우는 동기를 발생시키는 것이 어렵다. 그래서, 종래 모든 내부 클록 신호의 동기를 발생시키기 위해서 리셋 신호를 사용하는 동기 회로가 제안되어 있다.

제17도는 종래의 동기 회로의 일예를 도시하는 회로도이고, 리셋 신호를 사용한 동기 회로를 도시하는 것이다. 또한, 제18도는 제17도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도이다.

제17도에 있어서, 참조부호 101 는 1/2 f 클록 생성회로, 102 는 1/(2n+1) f 클록 생성회로, 103 은 1/2(2n+1) f 클록 생성회로를 도시하고 있다. 여기서, 참조부호 f 는 클록 펄스(클록 신호)의 주파수, RST 는 리셋신호를 나타내며, 또한, n 은 자연수(1, 2, % %)를 나타내고 있다. 또한, 리셋 신호(RST)는 예를 들어, 카운터로서 구성되는 각 클록 생성회로(101~103)에 대하여 상기 카운터를 0으로 리셋하기 위해 사용된다.

제17도에 도시된 바와 같이, 종래의 동기 회로의 일예에 있어서, 1/2 F 클록 생성회로(101), 1/(2n+1) f 클록 생성회로(102) 및 1/2(2n+1) f 클록 생성회로(103)에는 각각 클록 신호(f) 및 리셋 신호(RST)가 공급되며, 각각 클록 신호(f)를 분주하여 주기가 다른 3개의 내부 클록 신호를 동기시켜 출력하게 되어 있다. 즉, 1/2 f 클록 생성회로(101)는 1/2 f 의 주파수(f/2)의 신호를 생성하고, 1/(2n+1) f 클록 생성회로(102)는 1/(2n+1) f 의 주파수(f/3, f/5, f/7, % %)의 신호를 생성하며, 1/2(2n+1) f 클록 생성회로(103)는 1/2(2n+1) f 의 주파수(f/6, f/10, f/14, % %)의 신호를 생성하게 되어 있다. 여기서, 리셋 신호(RST)는 예를 들어, 외부에 설치한 리셋 신호 발생회로에 의해 생성되고, 상기 동기 회로에 공급되도록 되어 있다.

제18도에 도시된 바와 같이, 시간 To 에 있어서 1/2 f 의 클록 신호와 1/(2n+1) f 및 1/2(2n+1) f의 클록 신호가 동기되어 있는 경우(각 신호의 상승타이밍이 동기되어 있는 경우) 및 1/2 f의 클록 신호와 1/(2n+1) f 및 1/2(2n+1) f 의 클록 신호가 동기되어 있지 않은 경우(각 신호의 상승 타이밍이 동기되어 있지 않은 경우)의 양쪽에 있어서, 리셋 신호(RST)가 입력하는 (고레벨 H로 된다) 직후의 시간 Tr에 있어서, 각 신호의 파형의 상승 타이밍이 동기하도록 되어 있다.

제19도는 제17도의 동기 회로에 사용되는 플립·플롭의 일예를 도시한 회로도이고, 제 19(a) 도는 클리어 단자(리셋 단자) 부착의 D형 플립·플롭을 도시하고 있으며, 제 19(b) 도는 제 19(a) 도에 도시하는 플립·플롭의 등가 회로를 도시하고 있다.

제19(a) 도에 도시된 바와 같은 제17도의 각 클록 생성회로(101, 102, 103)에 사용되는 플립·플롭은 제19(b)도의 등가 회로에 도시된 바와 같이, 복수의 인버터(901~909), 트랜스퍼 게이트(910,911), 앤드 게이트(912) 및 부정 논리합 게이트(913)에 의해 구성되어 있다. 여기서, 리셋 신호(RST)(클리어 신호 CL)는 앤드 게이트(912)의 한쪽의 입력 및 인버터(909)를 통하여 오아 게이트(913)의 한쪽의 입력에 각각 공급되고, 리셋 신호(RST)를 저레벨 L로 함으로써, 출력 Q을 저래벨 L로 하고, 또한, 반전 출력 XQ을 고레벨 H로서 리셋 동작을 행하도록 되어 있다.

상술한 바와 같이, 종래의 동기 회로는 예를 들어 리셋 신호를 사용하여 리셋을 걸음으로써, 각 내부 클록 신호의 동기가 발생되도록 구성되어 있다. 그러나, 리셋 신호를 사용하여 각 내부 신호의 동기가 발생되는 것은 필연적으로, 회로 또는 시스템의 외부 입력 신호단자로서 리셋 단자를 설치하는 것이 필요하며, 또 리셋 신호를 공급하기 위한 배선도 필요하다. 여기서, 리셋 신호용의 배선으로서는 반도체 집적회로(IC)의 내부에 있는 배선뿐만 아니라, 기판상에 장착되는 상기 IC에 대한 배선도 포함된다.

즉, 제17도 및 제18도를 참조하여 설명한 종래의 동기회로는 리셋 단자 및 리셋 신호용의 배선을 쓸데없이 설치하지 않으면 안된다고 하는 과제가 있다. 또한, 종래의 동기 회로에서는 상기 리셋 신호(RST)를 발생시키기 위한 레셋 신호 발생회로도 필요하다.

본 발명은 상술한 종래의 동기 회로가 가진 과제를 감안하여 리셋 신호를 사용하지 않고, 각 내부 클록의 동기를 발생시킬 수 있는 동기 회로의 제공을 목적으로 한다. 또한, 본 발명은 리셋 신호를 발생시키기 위한 리셋 신호 발생회로를 필요로 하지 않는 것을 목적으로 한다.

본 발명에 의하면, 제어 신호(f)를 분주하여 제1 주파수 (1/2 f)를 가진 제1신호를 생성하는 제1신호 생성수단(1)과, 상기 제어신호(f)를 분주하여 제2주파수(1/(2n+1) f)를 가진 제2신호를 생성하는 제2신호 생성수단(2)과, 상기 제어신호(f)를 분주하여 제3주파수(1/2(2n+1) f)를 구비하고 상기 제2신호에 동기한 제3신호를 생성하는 제3신호 생성수단(3)과, 상기 제1~제3신호 생성수단(1, 2, 3)으로부터의 신호의 논리를 취하고, 상기 제 1신호를 상기 제2 및 제3신호에 동기시키기 위한 동기 신호(SS)를 생성하는 동기 신호 생성수단(4)을 구비하는 것을 특징으로 하는 동기 회로가 제공된다.

본 발명의 동기 회로에 의하면, 제1신호 생성수단(1)은 제어 신호(f)를 분주하여 제1 주파수(1/2 f)를 가진 제1신호를 생성하고, 제2신호 생성수단(2)은 제어신호(f)를 분주하여 제1 주파수(1/2 f)와는 다른 제2주파수 (1/(2n+1) f)를 가진 제2신호를 생성하며, 제3신호 생성수단(3)은 제어 신호(f)를 분주하여 제1 및 제2신호의 주파수(1/2 f, 1/(2n+1) f)와는 다른 제3신호를 생성한다. 그리고, 동기 신호 생성수단(4)은 제1~제3신호 생성수단(1, 2, 3)으로부터의 신호의 논리를 취하여 제1신호를 제2및 제3신호에 동기시키기 위한 동기 신호(SS)를 생성하게 되어 있다.

이것에 의해, 리셋 신호를 사용하지 않고, 각 내부 클록(제1~제3신호)의 동기가 발생시킬 수 있다. 이것은 리셋 신호를 공급하기 위한 배선이 불필요한 동시에 리셋 신호를 발생시키기 위한 리셋 신호 발생회로가 불필요하게 되는 것을 의미한다.

[실시예]

우선, 제1도 및 제2도를 참조하여 본 발명에 관한 동기 회로의 원리를 설명한다.

제1도는 본 발명에 관한 동기 회로의 원리 구성을 도시하는 블록도이다. 동일도에 있어서, 참조부호 1는 1/2 f 클록 생성회로, 2는 1/(2n+1) f 클록 생성회로, 3은 1/2(2n+1) f 클록 생성회로, 4는 동기 신호 생성회로를 나타내고 있다. 여기서, 참조부호 f는 클록 펄스(클록 신호)의 주파수(또는, 클록 신호 자체)을 나타내고, SS는 동기 신호를 나타내며, 또한, n은 자연수(1, 2, % %)를 나타내고 있다. 또한, 1/2 f 클록 생성회로(1)는 1/2f 의 주파수 (f/2)의 신호를 생성하고, 1(2n+1) f 클록 생성회로(2)는 1/(2n+1) f 의 주파수(f/3, f/5, f/7 % %)의 신호를 생성하며, 1/2(2n+1) f 클록 생성회로(3)는 1/2(2n+1) f 의 주파수(f/6, f/10, f/14 % %)의 신호를 생성하도록 되어 있다. 또한, 1/2f의 클록 신호는 예를 들어 1개의 D형 플립·플롭을 가진 1/2f 클록 생성회로(1)에 의해 기본이 되는 클록 신호(외부 클록 신호)(f)를 2분주함으로써 생성된다.

제1도에 도시된 바와 같이, 본 발명의 동기 회로에서는 1/2 f 클록 생성회로(1), 1/(2n+1) f 클록 생성회로(2) 및 1/2(2n+1) f 클록 생성회로(3)에는 각각 클록 신호(f)가 공급되어 있다. 또한, 동기 회로(4)에서는 각 클록 생성회로(1, 2, 3)로부터의 신호가 공급되고, 상기 동기 회로(4)의 출력(동기 신호)(SS) 1/2 f 클록 생성회로(1)에 공급되어 각 클록 생성회로(1, 2, 3)의 출력(내부 클록 신호)의 동기를 발생시키게 되어 있다.

제2도는 제1도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도이다. 제2도에 있어서, 참조부호 D1 은 1/2f 의 클록 신호를 발생시키기 위한 플립·플롭(예를 들어, 제3도의 플립·플롭(31)에 대응)의 데이타 입력 신호를 나타내고, 또한, Q1 및 Q1X 는 상기 플립·플롭의 출력 신호 및 반전 출력 신호를 나타내고 있다.

제2도에 도시된 바와 같이, 먼저 시간 To 에 있어서 1/2 f 의 클록 신호와 1/(2n+1) f 및 1/2(2n+1) f 의 클록 신호가 동기되어 있는 경우(각 신호의 상승 타이밍이 동기되어 있는 경우)에는 그대로 동기 상태가 계속되게 된다.

또한, 1/2 f 의 클록 신호와 1/(2n+1) f 및 1/2(2n+1) f의 클록 신호가 동기되어 있지 않는 경우(각 신호의 상승 타이밍이 동기되어 있지 않은 경우)에는 1/2 f 클록 생성회로(10)에 공급되는 동기신호(SS)가 출력됨으로써 (그레벨 H 이 된다), 시간 Ts 이후에 있어서, 각 신호의 상승 타이밍이 동기하게 된다.

이하, 도면을 참조하여 본 발명에 관한 동기 회로의 각 실시예를 설명한다.

제3도는 본 발명의 동기 회로의 제1실시예를 도시하는 회로도이고, n=1의 경우를 나타낸 것이다. 또한, 제4도는 제3도에 도시한는 동기 회로의 동작을 설명하기 위한 타이밍도이다. 여기서, n=1 의 경우에는 1/(2n+1) f 클록 생성회로(2)는 f/3의 클록 신호(내부 클록 신호)를 생성하고, 1/2(2n+1) f클록 생성회로(3)는 f/6의 클록신호를 생성한다.

제3도는 도시된 바와 같이, 본 제1실시예의 동기 회로는 4개의 D형 플립·플롭(D-FF)(31~34), 앤드 게이트(301), 부정 논리함 게이트(302), 인버터(303,305) 및 부정 논리곱 게이트(304)를 구비하여 구성되어 있다. 여기서, f/6의 클록 신호는 f/3의 클록 신호를 2분주함으로써 생성하게 되어 있다. 또, f/3의 클록 신호의 듀티비는 일예로서 2:1 로 되어 있다(제4도 참조). 또한, 예를 들어, f/3의 클록 신호의 듀티비가 2:1 로 되어 있더라도 파형의 상승 동기가 발생하면 전혀 문제가 되지 않는다.

동기 신호 생성회로(4)는 앤드 게이트(301)에 의해 구성되고, 앤드 게이트(301)의 입력에는 f/3의 클록 신호를 출력하는 플립·플롭(33)의 출력 Q3 및 f/6의 클록 신호를 출력하는 플립·플롭(34)의 반전 출력 Q4X가 공급되어 있다. 앤드 게이트(301)의 출력은 f/2의 클록 신호를 출력하는 플립·플롭(31)의 반전 출력 Q1X와 같이 부정 논리합 게이트(302)의 입력에 공급되고, 상기 부정 논리합 게이트(302)의 출력은 인버터(303)를 통하여 플립·플롭(31)의 데이타 입력 D1에 공급되고 있다.

그리고, 플립·플롭(31)의 출력(출력 단자)Q1 로부터 클록 신호(f)를 2분주한 f/2 의 내부 클록 신호(클록 신호)가 취출되고, 플립·플롭(33)의 반전 출력(반전 출력 단자) Q3X 로부터 클록 신호(f)를 3분주한 f/3 의 내부 클록 신호가 취출되고, 플립·플롭(34)의 출력 Q4 으로부터 클록 신호(f)를 6분주한 f/6의 내부 클록 신호가 취출되도록 되어 있다. 여기서, 클록 신호(주파수 f의 외부 클록 신호)(f)는 각 플립·플롭(31~33)의 클록 단자(CK1~CK3)에 공급되고 있다. 또한, 플립·플롭(34)의 클록단자(CK4)에는 플립·플롭(33)의 반전 출력 Q3X 이 공급되고 있다.

제4도에 도시된 바와 같이, 우선, 시간 To에 있어서, f/2의 클록 신호와 f/3 및 f/6의 클록 신호가 동기되어 있는 경우(각 신호의 상승 타이밍이 동기되어 있는 경우)에는 동기 신호(SS)의 출력 레벨(고레벨 H의 출력)에 상관없이 그대로 동기 상태가 유지된다. 여기서, f/6의 클록 신호는 f/3의 클록 신호를 2분주하여 생성하므로, 항상 동기가 발생되고 있다.

한편, 시간 To 에 있어서, f/2 의 클록 신호와 f/3 및 f/6의 클록 신호가 동기하고 있지 않은 경우(각 신호의 상승 타이밍이 동기되어 있지 않은 경우)에는 제4도에 도시된 바와 같이, 고레벨 H의 동기 신호(SS)에 의하여 플립·플롭(31)의 데이타 입력 D1의 고레벨 기간이 연장되고(클록 f의 1주기분만큼 고래벨 기간이 연장되고), 시간 Tso 에 있어서, 상기 플립·플롭(31)의 출력 Q1(f/2의 클록 신호)과 플립·플롭(33)의 반전 출력 Q3X (f/3의 클록 신호) 및 플립·플롭(34)의 출력 Q4 (f/6 의 클록 신호)와의 동기가 발생된다. 또한, 실제로 각 클록 신호(f/2, f/3, f/6)의 상승 타이밍이 일치하는 것은 각 신호의 주기의 차이에 의해 시간 Tss 이후가 된다.

제5도는 본 발명의 동기 회로의 제2실시예를 도시하는 회로도이고, n=1 의 경우를 나타내는 것이다. 또한, 제6도는 제5도에 도시한 동기 회로의 동작을 설명하기 위한 타이밍도이다.

제5도에 도시된 바와 같이, 본 제2실시예의 동기 회로는 4개의 D형 플립·플롭(D-FF)(51~54), 선택회로(501,502), 부정 논리곱 게이트(503)및 인버터(504)를 구비하여 구성되어 있다.

동기 신호 생성회로(4)는 선택회로(501)로 구성되고, 상기 선택회로(501)는 인버터(511), 트렌스퍼 게이트(512, 513)를 구비하고 있다. 이 선택회로(501)는 트랜스퍼 게이트(512)의 입력에 접속된 고전위 전원레벨(고레벨 H:Vcc)과 트랜스퍼 게이트(513)의 입력에 공급된 플립·플롭(53)의 반전 출력 Q3X 와의 한쪽을 플립·플롭(54)의 반전 출력 Q4X에 의해 선택하게 되어 있다. 그리고, 선택회로(501)의 출력(반전 레벨의 동기 신호 SSX)는 선택회로(502)를 통하여 플립·플롭(51)의 데이타 단자(D1)에 공급된다.

선택회로(502)는 인버터(521), 트랜스퍼 게이트(522,523)로 구성되고, 트랜스퍼 게이트(522)의 입력에 접속된 저전위 전원레벨(저레벨 L Vss)과 트랜스퍼 게이트(523)의 입력에 공급된 플립·플롭(51)의 반전 출력 Q1X 과의 한쪽을 선택회로(501)의 출력 SSX에 의해 선택하도록 되어 있다. 여기서, f/2 의 클록 신호는 플립·플롭(51)의 반전 출력(반전 출력단자) Q1X 로부터 취출되고, f/3의 클록 신호는 플립·플롭(53)의 반전 출력 Q3X 으로부터 취출되며, 그리고, f/6 의 클록 신호는 플립·플롭(54)의 출력(출력단자) Q4로부터 취출하도록 되어 있다.

제6도에 도시된 바와 같이, 본 제2실시예의 동기 회로의 동작은 기본적으로는 제4도를 참조하여 설명한 제1실시예와 동일하고, 시간 To에 있어서, f/2의 클록 신호와 f/3 및 f/6의 클록 신호가 동기되어 있는 경우에는 동기 신호(반전 레벨의 동기 신호)(SSX)의 출력 레벨(저레벨 L의 출력)에 상관없이 그대로 동기 상태가 유지된다.

한편, 시간 To에 있어서, f/2의 클록 신호와 f/3 및 f/6의 클록 신호가 동기되어 있지 않은 경우에는 저레벨 L의 동기 신호(SSX)에 의하여 플립·플롭(51)의 데이타 입력 D1의 저레벨 기간이 연장되고(클록 f 의 1주기분만큼 저레벨 기간이 연장되고), 시간 Tso에 있어서 상기 플립·플롭(51)의 반전 출력 Q1X(f/2의 클록 신호)와 플립·플롭(53)의 반전 출력 Q3X(f/3의 클록 신호) 및 플립·플롭(54)의 출력 Q4(f/6 의 클록 신호)와의 동기가 발생된다. 또한, 실제로 각 클록 신호(f/2, f/3, f/6)의 상승 타이밍이 일치하는 것은 제4도의 경우와 같이, 각 신호의 주기의 차이에 의해 시간 Tss 이후가 된다. 또한, f/3의 클록 신호의 듀티비는 일예로서 2:1로 되어 있다.

제7도는 본 발명의 동기 회로의 제3실시예를 도시하는 회로도이고, n=1 의 경우를 나타내고 있다. 또한, 제8도는 제7도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도이다. 이 제 7도에 도시하는 제3 실시예에 있어서, f/2 의 클록 신호를 생성하는 회로(선택회로(701,702), 플립·플롭(71)) 및 f/3 의 클록 신호를 생성하는 회로(부정 논리곱 게이트(703), 인버터(704), 플립·플롭(72, 73))는 제5도를 참조하여 설명한 제2실시예와 동일한 구성으로 되어 있다. 그리고, f/6의 클록 신호를 생성하는 회로, 전술한 제2실시예(제1실시예)와 다른 구성으로 되어 있다.

또한, 제7도에 전송 게이트를 사용한 경우와 제8도에 그 타이밍도를 도시하고 있다.

상술한 제3도 및 제5도에 도시하는 제1및 제2실시예에서는 f/6의 클록 신호는 f/3의 클록 신호(Q3X)가 클록단자(CK4)에 공급된 플립·플롭(34)의 출력 Q4으로서 취출된다. 이것에 대하여, 본 제 3실시예에서는 D형 플립·플롭(74)의 클록단자(CK4)에 대하여 플립·플롭(72)의 반전 출력 Q2X을 공급하고, 상기 플립·플롭(74)의 출력 Q4을 D형 플립·플롭(75의 데이타 단자(D5)에 공급하는 동시에, 기본 클록 신호(외부 클록 신호)(f)를 플립·플롭(75)의 클록 단자(CK5)에 공급하게 되어 있다. 이것에 의해, f/6의 클록 신호를 기분 클록 신호(f)에 의해서 출력시키고, f/3의 클록 신호 및 f/2의 클록 신호에 충분히 동기시키도록 되어 있다.

즉, f/2의클록 신호를 출력하는 플립·플롭(71), f/3의 클록 신호를 출력하는 플립·플롭(73) 및 f/6의 클록 신호를 출력하는 플립·플롭(75)의 각 클록단자(CK1, CK3, CK5)에는 각각 기본 클록 신호(f)가 공급되고, 이 클록 신호(f)에 의해서 동기한 내부 클록 신호(f/2, f/3, f/6)가 출력되고 있다.

제8도에 도시하는 제3실시예의 동작은 기본적으로는 전술한 제6도에 도시하는 제2실시예의 동작과 동일하지만, 엄밀히는 생성되는 각 내부 클록 신호(f/2, f/3, f/6)가 기본 클록 신호(f)에 의해서 보다 더욱 정확한 동기가 발생된다.

제9도는 본 발명의 동기 회로의 각 실시예에 사용되는 플립·플롭의 일예를 도시하는 회로도이고, 제9(a)도는 D형 플립·플롭을 나타내고, 제9(b)도는 제9(a)도에 도시하는 플립·플롭의 등가회로를 도시하고 있다.

제9(a)도에 도시된 바와 같은 제3도, 제5도, 제7도...의 각 실시예에 있어서의 D형 플립·플롭은 제9(b) 도의 등가 회로에 도시된 바와 같이, 복수의 인버터(90~97) 및 트랜스퍼 게이트(98,99)에 의해 구성되어 있다. 또한, 본 실시예에서 사용하는 플립·플롭은 제9(b)도에 도시하는 D형 플립·플롭에 한정되지 않음은 물론이다.

제10도는 본 발명의 동기 회로의 제4실시예를 도시하는 회로도이고, n=2의 경우를 나타내고 있다. 또한, 제11도는 제10도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도이다. 여기서, n=2의 경우에는 1/(2n+1) f 클록 생성회로(2)는 f/5의 클록 신호(내부 클록 신호)를 생성하며, 또한, 1/2(2n+1) f클록 생성회로(3)는 f/10의 콜록신호를 생성하게 된다.

제10도에 도시된 바와 같이, 본 제4실시예의 동기 회로는 5개의 D형 플립·플롭(D-FF)(21~25), 앤드 게이트(201), 부정 논리합 게이트(202, 204), 인버터(203), 배타적 논리합(EXOR) 게이트(205) 및 부정 논리곱 게이트(206)를 구비하여 구성되어 있다. 여기서, f/10 의 클록신호는 f/5의 클록 신호르 2분주함으로써 생성하게 되어 있다. 또한, f/5의 클록 신호는 예를 들어 듀티비가 3:2로되어 있다(제11도 참조).

동기 신호 생성회로(4)는 앤드 게이트(201)에 의해 구성되고, 상기 앤드 게이트(201)으 입력에는 플립·플롭(22)의 출력 Q2, 플립·플롭(23)의 출력 Q3 및 플립·플롭(25)의 반전 출력 Q5K 가 공급되고, 제11도에 도시된 바와 같이, 이들 신호의 논리곱을 취하여 동기 신호(SS)가 생성되게 되어 있다. 이 동기 신호(SS)는 전술한 제3도에 도시하는 제1실시예와 같이 부정 논리합게이트(202)의 입력에 공급되어 있다.

본제4실시예에서는 플립·플롭(23)의 반전 출력(반전 출력단자) Q3X으로부터 f/5의 클록 신호가 취출되고, 또한, 플립·플롭(25)의 출력(출력단자)Q5로부터 f/10의 클록 신호가 취출되도록 되어 있다.

제11도에 도시된 바와 같이, 본 제4실시예의 동기 회로의 동작은 시간 To에 있어서, f/2의 클록 신호와 f/5및 f/10의 클록 신호가 동기되어 있는 경우에는 동기 신호(SS)의 출력 레벨(고레벨 H의 출력)에 상관없이 그대로 동기 상태가 유지된다. 한편, 시간 To에 있어서, f/2의 클록 신호와 f/5 및 f/10 의 클록 신호가 동기되어 있지 않은 경우에는 고레벨 H 의 동기 신호(SS)에 의하여 플립·플롭(21)의 데이타 입력 D1 의 고레벨 기간이 연장되고(클록 f의 1주기분만큼 고레벨 기간이 연장되고), 시간 Tso에 있어서 상기 플립·플롭(21)의 출력 Q1(f/2의 클록신호)과 플립·플롭(23)의 반전 출력 Q3X(f/5의클록 신호) 및 플립·플롭(25)의 출력 Q5 (f/10 의 클록 신호)와의 동기가 발생된다. 또한, 실제로 각 클록 신호(f/2, f/5, f/10)의 상승 타이밍이 일치하는 것은 각 신호의 주기의 차이에 의해 시간 Tss 이후가 된다.

제12도는 본 발명의 동기 회로의 제5실시예를 도시하는 회로도이고, m=3의 경우를 도시하고 있다. 또한, 제13도는 제12도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도이다. 여기서, n=3 의 경우에는 1/(2n+1) f 클록 생성회로(2)는 f/7 의 클록신호(내부 클록신호)를 생성하고, 또한, 1/2(2n+1) f 클록 생성회로(3)는 f/14의 클록 신호를 생성하게 된다.

제12도에 도시된 바와 같이, 본 제5실시예의 동기 회로는 5개의 D형 플립·플롭(D-FF)(41~45), 앤드 게이트(401,441), 부정 논리합 게이트(402,442), 인버터(403), 논리합 게이트(451, 452, 461, 462) 및 부정 논리곱 게이트 (453, 463)를 구비하여 구성되어 있다. 여기서, f/14의 클록 신호는 f/7의 클록 신호르 2분주함으로써 생성하게 되어 있다. 또한, f/7의 클록 신호는 예를 들어, 듀티비가 4:3으로 되어 있다(제13도 참조). 또한, 예를 들어, f/7의 클록 신호의 듀티비가 4:3으로 되어 있더라도 파형의 상승의 동기가 발생되면 전형 문제가 되지 않음은 물론이다.

동기 신호 생성회로(4)는 앤드 게이트(401)에 의해 구성되고, 상기 앤드 게이트(401)의 입력에는 플립·플롭(43)의 출력 Q3, 플립·플롭(44)의 출력 Q4및 플립·플롭(45)의 반전 출력 Q5X가 공급되고, 제13도에 도시된 바와 같이 이들 신호의 논리곱을 취하여 동기 신호(SS)가 생성되도록 되어 있다. 이동기 신호(SS)는 부정 논리합게이트(402)의 입력에 공급되어 있다.

본 제5실시예에서는 플립·플롭(44)의 반전 출력(반전 출력단자) Q4X로부터 f/7의 클록 신호가 취출되고, 또한, 플립·플롭(45)의 출력(출력단자) Q5로부터 f/14의 클록 신호가 취출되도록 되어 있다.

제13도에 도시된 바와 같이, 본 제5실시예의 동기 회로의 동작은 시간 To에 있어서 f/2의 클록 신호와 f/7 및 f/14의 클록 신호가 동기되어 있는 경우에는 동기 신호(SS)의 출력 레벨(고레벨 H의 출력)에 상관없이 그대로 동기 상태가 유지된다. 한편, 시간 To에 있어서 f/2의 클록 신호와 f/7 및 f/14의 클록 신호가 동기되어 있지 않은 경우에는 고레벨 H의 동기 신호 (SS)에 의하여 플립·플롭(41)의 데이타 입력 D1의 고레벨 기간이 연장되고 (클록 f의 1주기분만 고레벨 기간이 연장되고), 시간 Tso에서, 상기 플립·플롭(41)의 출력 Q1(f/2의 클록신호)과 플립·플롭(44)의 반전 출력 Q4X(f/7의 클록 신호) 및 플립·플롭(45)의 출력 Q5 (f/14의 클록 신호)와의 동기가 발생된다. 또한, 실제로 각 클록 신호(f/2, f/5, f/10)의 상승 타이밍이 일치하는 것은 각 신호의 주기의 차이에 의해 시간 Tso 보다도 더 이후(도시생략)가 되는 것은 전술한 각 실시예와 같다.

제14도는 본 발명의 동기 회로의 제6실시예를 도시하는 회로도이고, n=4의 경우를 도시하고 있다. 또한, 제15도는 제14도에 도시하는 동기 회로의 동작을 설명하기 위한 타이밍도이다. 여기서, n=4의 경우에는 1/(2n+1) f 클록 생성회로(2)는 f/9의 클록신호(내부 클록신호)를 생성하고, 또한, 1/2(2n+1) f 클록 생서회로(3)는 f/18의 클록 신호를 생성한다.

제14도에 도시된 바와 같이, 본 제6실시예의 동기 회로는 6개의 D형 플립·플롭(D-FF)(61~66), 앤드 게이트(601), 부정 논리합 게이트(602, 604, 661, 607), 인버터(603), 논리합 게이트(662, 663, 461, 462), 부정 논리곱 게이트(664) 및 배타적 논리합(EXOR) 게이트(605)를 구비하여 구성되어 있다.

여기서, f/18의 클록 신호는 f/9의 클록 신호를 2분주함으로써 생성하도록 되어 있다. 또한, f/9의 클록 신호는 예를 들어, 듀티빅 5:4로 되어 있다(제15도 참조). 또한, 예를 들어 f/9의 클록 신호의 듀티비가 5:4로 되어 있더라도 파형의 상승의 동기가 발생되면 전혀 문제가 되지 않음은 전술한 대로이다.

동기 신호 생성회로(4)는 앤드 게이트(601)에 의해 구성되고, 상기 앤드 게이트(601)의 입력에는 플립·플롭(65)의 출력 Q5 및 플립·플롭(66)의 반전 출력 Q6X가 공급되며, 제15도에 도시된 바와 같이, 이들 신호의 논리곱을 취하여 동기 신호(SS)가 생성되도록 되어 있다. 이 동기 신호(SS)는 부정 논리합 게이트(602)의 입력에 공급되어 있다.

본 제6실시예에서는 플립·플롭(64)의 반전 출력(반전 출력단자)Q4X에서 f/9의 클록 신호가 취출되고, 또한, 플립·플롭(66)의 출력(출력단자) Q6으로부터 f/18의 클록 신호가 취출되도록 되어 있다.

제15도에 도시된 바와 같이, 본 제6실시예의 동기 회로의 동작은 시간 To에 있어서, f/2의 클록 신호와 f/9 및 f/18의 클록 신호가 동기되어 있는 경우에는 동기 신호(SS)의 출력 레벨(고레벨 H의 출력)에 관계없이, 그대로 동기 상태가 유지된다. 한편, 시간 To에 있어서, f/2의 클록 신호와 f/9 및 f/18의 클록 신호가 동기되어 있지 않은 경우에느 고레벨 H의 동기 신호(SS)에 의해 플립·플롭(61)의 데이타 입력 D1의 고레벨 기간이 연장되고 (클록 f의 1주기분만큼 고래벨 기간이 연장되고), 시간 Tso에 있어서, 상기 플립·플롭(61)의 출력 Q1(f/2의 클록 신호)와 플립·플롭(64)의 반전 출력 Q4X(f/9 의클록신호) 및 플립·플롭(66)의 출력 Q6(f/18 의 클록 신호)의 동기가 발생된다. 또한, 실제로 각 클록 신호(f/2, f/5, f/10)의 상승 타이밍이 일치하는 것은 각 신호의 주기의 차이에 의해 시간 Tso 보다도 더 이후(도시 생략)가 된다.

이상과 같이, 본 발명의 동기 신로는 1/2 f의 클록 신호와 1/(2n+1) f 및 1/2(2n+1) f의 클록 신호(n 은 임의의 자연수) 가 동기되어 있지 않은 경우(각 신호의 상승 타이밍이 동기되어 있지 않은 경우)라도 각 클록 신호를 동기시킬 수 있지만, 또, 예를 들어 1/4f 혹은 1/8f의 콜록 신호와 1/(2n+1) f 및 1/2(2n+1) f의클록 신호와의 동기가 발생되는 경우에도 적용할 수 있음은 물론이다.

제16도는 본 발명의 동기 회로가 적용되는 일예의 전체 구성을 도시한 블록도이고, 동기회로를 사용한 고품위 텔레비전 시스템의 디코더부(구체적으로는 MUSE 디코더)의 개략적인 구성을 도시하는 블록도이다.

제16도에 도시된 바와 같이, MUSE 디코도는 MUSE 디코더 움직임 검출부(10), 메모리 및 메모리제어부(11), 레벨 컨버터부(12), 아날로그/디지탈 변환기(ADC)(13), 파형 등화부(14), 클록 분배기(15), MUSE 디코더 입력처리부(16), 2개의 MUSE 디코더 영상처리부(17,18) 및 발진기(VCXO=Voltage Controlled X-tal Oscillator)(19)를 구비하여 구성되어 있다. 여기서, 본 발명의 동기 회로는 클록 분배기(15)에 대응하는 것이고, 발진기(19)로부터 공급되는 클록신호(f)를 클록단자(CK97)로 수신하고, 상기 클록 신호를 분주하여 f/2, f/3, f/6의 3 종류의 내부 클록 신호를 클록단자(48M,32M1, 16M1)로부터 출력하도록 되어 있다.

클록 분배기(15)로부터 출력된 f/2의 클록 신호는 MUSE 디코더 영상처리부(17, 18)에 공급되고, 또한, f/3의 클록 신호는 MUSE 디코더 움직임 검출부(10), 레벨 컨버터부(12), MUSE 디코더 입력처리부(16) 및 MUSE 디커더 영상처리부(17)에 공급되고 있다. 또, 클록 분배기(15)로부터 출력된 f/6의 클록 신호는 MUSE 디코더 움직임 검출부(10), MUSE 디코더 입력처리부(16) 및 MUSE 디코더 영상처리부(17)에 공급되고 있다. 여기서, 클록 분배기(15)는 예를 들어, 3볼트계 회로와 5볼트계 화로의 레벨 젼환을 행하는 레벨 컨버터(12)와 함계 동일 집적회로(LSI)에 조합되도록 구성되어 있다.

이와 같이, 예를 들어 MUSE 디코더의 클록 분배기(15)로서 본 발명의 동기 회로를 적용함으로써, 리셋 신호를 이용하지 않고 클록 신호(f)를 분주하여 f/2, f/3, f/6 의 3종류의 동기가 발생된 내부 클록 신호를 생성할 수 있다. 이것에 의해, 반도체 집적회로(IC=LSI)의 내부에 둘 수 있는 리셋 신호용의 배선 및 기관상에 장착되는 상기 IC에 대한 리셋 신호용의 배선이 불필요할 수 있다. 또, 리셋 신호를 발생시키기 위한 리셋 신호 발생회로를 불필요로 하는 것도 가능하다. 또한, 본 발명의 동기 회로는 MUSE 디코더의 클록 분배기에 한정되지 않고 여러가지의 회러에 적용될 수 있음은 물론이다.

상술한 바와 같이, 본 발명의 동기 회로에 의하면, 리셋 신호를 사용하지 않고 각 내부 클록의 동기를 발생시킬 수 있다. 그결과, 리셋 신호를 공급하기 위한 배선이 불필요하며, 또한, 리셋 신호를 발생시키기 위한 리셋 신호 발생 회로가 불필요하다.

Claims

제어신호(f)를 분주하여 제1주파수(1/2 f)를 가진 제1신호를 생성하는 제1신호 생성수단(1) 과, 상기 제어신호(f)를 분주하여 제2주파수(1/(2n+1) f)를 가진 제2신호를 생성하는 제2신호 생성수단(2)과, 상기 제어신호(f)를 분주하여 제3주파수(1/2(2n+1) f)를 가지며, 상기 제2신호에 동기한 제3신호를 생성하는 제3신호 생성수단(3)과, 상기 제1~제3신호 생성수단(1, 2, 3)으로부터의 신호의 논리를 취하여, 상기 제1신호를 상기 제2및 제3신호에 동기시키기 위한 동기 신호(SS)를 생성하는 동기 신호 생성수단(4)을 구비하는 것을 특징으로 하는 동기 회로.
제1항에 있어서, 상기 제어신호(f)는 외부에서 공급된 클록신호이고, 상기 제1~제3신호는 각각 주파수가 다른 내부 클록신호인 것을 특징으로 하는 동기 회로.
제1항에 있어서, 상기 제1신호 생성수단(1)은 상기 제어신호를 2분주한 주파수(f/2)를 구비하는 제1신호를 생성하고, 상기 제2신호 생성수단(2)은 상기 제어신호를 3분주한 주파수(f/3)를 구비하는 제2신호를 생성하며, 상기 제3신호 생성 수단(3)은 상기 제어신호를 6분주한 주파수(f/6)를 구비하는 제3신호를 생성하는 것을 특징으로 하는 동기 회로.
제3항에 있어서, 상기 제3신호 생성수단(3)은 상기 제2신호 생성수단(2)이 생성하는 제2신호를 2분주(f/6)하여 상기 제3신호를 생성하는 것을 특징으로 하는 동기 회로.
제1항에 있어서, 상기 제1~제3신호 생성수단(1, 2, 3)은 각각 D형 플립플롭(31;32, 33;34)을 구비하는 것을 특징으로 하는 동기 회로.
제5항에 있어서, 상기 제1신호 생성수단(1)은 상기 제어신호(f)를 수신하고, 상기 제어신호 (f)를 2분주하는 제1의 D형 플립·플롭(31)를 구비하고, 상기 제2신호 생성수단(2)은 상기 제어신호(f)를 수신하고, 상기 제어신호(f)를 3분주하는 제2및 제3의 D형 플립·플롭(32,33)을 구비하며, 상기 제3신호 생성수단(3)은 상기 제2신호 생성수단(2)의 출력을 2분주하는 제4의 D형 플립·플롭(34)를 구비하는 것을 특징으로 하는 동기 회로.
제5항에 있어서, 상기 제1신호 생성수단(1)은 상기 제어신로(f)를 수신하고, 상기 제어신호(f)를 2분주하는 제1의 D형 플립·플롭(71)을 구비하며, 상기 제2 신호 생성수단(2)은 상기 제어신호(f)를 수신하고, 상기 제어신호(f)를 3분주하는 제2및 제3의 D형 플립·플롭(72,73)을 구비하며, 상기 제3신호 생성수단(3)은 상기 제2의 D형 플립·플립(72)의 출력을 수신하여 상기 제어신호(f)를 3분주한 신호를 출력하는 제4의 D형 플립·플롭(74)과, 상기 제어신호(f)를 수신하여 상기 제4의 D형 플립·플롭(74)의 출력을 2분주하는 제5의 D형 플립·플롭(75)을 구비하는 것을 특징으로 하는 동기회로.
제1항에 있어서, 상기 동기 신호 생성수단(4)은 상기 제2신호 생성수단(2)의 출력 및 상기 제3신호 생성수단(3)의 출력의 논리를 취하여 상기 동기 신호(SS)를 생성하는 것을 특징으로 하는 동기 회로.
제8항에 있어서, 상기 동기 신호 생성수단(4)은 앤드게이트(301)로서 구성되고, 상기 제2신호 생성수단(2)의 출력 및 상기 제3신호 생성수단(3)의 출력의 논리곱을 취하여 상기 동기 신호(SS)를 생성한 것을 특징으로 하는 동기 회로.
제9항에 있어서, 상기 제1신호 생성수단(1)은 상기 동기 신호 생성수단(4)이 생성한 동기 신호(SS) 및 상기 제1신호 생성수단(1)의 출력의 논리를 취한 신호에 따라서 상기 제1신호를 생성하는 것을 특징으로 하는 동기 회로.
제8항에 있어서, 상기 동기 신호 생성수단(4)은 제1선택회로(501)를 구비하는 것을 특징으로 하는 동기 회로.
제11항에 있어서, 상기 제1선택회로(501)는 상기 제3신호 생성수단(3)의 출력에 따라서, 상기 제2신호 생성수단(2)의 출력 또는 제1전원수단(Vcc)의 출력을 선택하여 상기 동기 신호(SS)를 생성하는 것을 특징으로 하는 동기 회로.
제12항에 있어서, 상기 제1선택회로(501)의 출력인 상기 동기 신호(SS)는 제2선택회로(502)에 공급되고, 상기 제1신호 생성수단(1)은 상기 동기 신호(SS)에 따라서 상기 제2선택회로(502)에 의해 선택되는 상기 제1신호 생성수단 (1)의 출력 도는 제2전원수단(Vss)의 출력에 따라서 상기 제1신호를 생성하는 것을 특징으로 하는 동기 회로.
제13항에 있어서, 상기 제1및 제2선택회로(501,502)는 각각 인버터(511, 521) 및 트랜스퍼 게이트(512, 513; 522, 523)를 구비하는 것을 특징으로 하는 동기 회로.
제1항에 있어서, 상기 제1~제3신호는 파형의 상승타이밍에 있어서 동기하도록 되어 있는 것을 특징으로 하는 동기 회로.
제1항 내지 제15항중 어느 한 항에 있어서, 상기 동기 회로는 고품위 텔레비전 시스템에 있어서의 디코더의 클록 분배기에 적용되는 것을 특징으로 하는 동기 회로.