KR100189093B1 - 시험이 용이한 반도체장치 - Google Patents
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Abstract
Description
Claims (26)
- 내부리드(33a)와 외부리드(33b)를 포함하는 리드프레임(33); 상기 리드프레임의 스테이지(34)상에 탑재되어, 상기 내부리드와 배선되는 반도체 소자(35); 상기 반도체 소자와 상기 내부리드를 수용하고, 상기 외부리드가 상기 패키지 표면상에 지지되도록 연장되는 패키지 표면을 갖는 패키지본체(32); 및 상기 외부리드를 지지하도록 패키지표면에 설치되어 상기 외부리드의 지지상태가 변형되는 것을 방지하기 위한 강성지지부재(38A∼38G)로 구성되는 반도체 장치에 있어서, 상기 외부리드는 상기 패키지 표면상에 각각 폭이 증가된 제1패드영역(62) 및 제2패드영역(39)을 갖고, 상기 제1패드영역 및 제2패드영역 각각은 외부리드(33b)로 이어지는 내부리드(33a)에 근접하는 위치와 그 내부리드에서 먼 위치에 형성되며, 상기 제2패드영역은 외부탐침전극(49)과 접촉하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 패키지본체(32)는 상기 스테이지(34)의 주표면에 대하여 수직하게 바라볼 때 제1크기를 갖는 하부패키지(32A)와 상기 스테이지의 상기 주표면에 대하여 수직하게 바라볼 때 제2의 다른 크기를 갖는 상부패키지(32b)로 구성되고, 상기 패키지 표면은 상기 하부 패키지의 외주변부와 상기 상부 패키지의 외주변부에서 연장되는 것으로 규정되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38A∼38G)가 절연재료로 구성되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38A∼38G)가 적어도 그 표면이 절연재료로 코팅된 열전도부재로 구성되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 반도체소자(35)는 상기 내부리드와 외부리드를 다수개 포함하고, 각 상기 외부리드는 외부탐침전극과 접촉하기 위해 상기 패키지 표면에 대응하여 폭이 증가된 패드영역을 갖고, 이 패드영역은 상기 패키지 표면에 대하여 지그재그 형상으로 형성되어, 2개의 인접한 패드는 상기 패키지 본체의 상, 하부 패키지의 외주변부중 어느 한 외주변부로부터 다른 거리에 형성되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 반도체소자(35)는 상기 내부리드와 외부리드를 다수개 포함하고, 각 상기 내부리드는 상기 패키지 본체의 표면에 대하여 수직하게 바라볼 때 지그재그 형상으로 2열로 배치되도록 그 단부에 패드(33a1, 33a2)를 갖고, 상기 반도체 소자에는 상기 패키지 본체의 주표면에 대하여 수직하게 바라볼 때 지그재그 형상으로 2열로 배치되는 다수개의 전극패드(35a1, 35a2)가 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제6항에 있어서, 내부리드상의 상기 패드와 상기 반도체 소자상의 상기 전극패드는 내부리드의 단부에의 패드와 상기 반도체 소자상의 대응하는 가장 근접한 전극패드가 가장 근접한 제1패드 쌍으로서 제1본딩와이어(37a)에 의해 연결되고, 상기 반도체 소자상의 인접하는 전극패드와 다음의 내부리드상의 대응하는 다음의 패드가 제2패드쌍으로서 제2본딩와이어(37b)에 의해 연결되고, 상기 제1본딩와이어가 상기 제2본딩와이어의 최대높이보다 낮은 최대높이로 배선되는 반도체 장치.
- 제1항에 있어서, 상기 외부리드는 상기 패키지본체를 형성하는 수지에 의해 상기 외부리드의 측면매립을 용이하게 하기 위하여 적어도 서로 경사진 측면테두리로 규정되는 단면형상을 적어도 상기 강성지지부재 위에 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38C)는 상기 패키지본체를 형성하는 수지와 접촉하기 위한 접촉면적을 증대시키는 구조를 갖는 것을 특징으로 하는 반도체 장치.
- 제9항에 있어서, 상기 강성지지부재는 요홈영역(52)을 갖는 반도체 장치.
- 제9항에 있어서, 상기 강성지지부재는 상기 강성지지부재의 제1주표면으로부터 대향하는 제2주표면까지 관통하는 관통공(51a, 51b, 52)을 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38A)는 상기 강성지지부재의 제1주표면으로부터 대향하는 제2주표면까지 관통하는 직사각형의 개구부(38a)가 중앙에 있는 직사각형의 형태를 갖고, 상기 중앙의 개구는 상기 내부리드와 상기 반도체 소자가 상기 패키지본체 안에 배치되는 부분에 대응하여 제공되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38D)는 상기 강성지지부재의 제1주표면으로부터 대향하는 제2주표면까지 관통하는 다수개의 관통공(54)을 갖고, 상기 관통공은 상기 내부리드와 상기 반도체 소자가 상기 패키지본체 안에 배치되는 부분에 대응하여 제공되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38E)는 상기 외부리드를 지지하는 테두리부와 외부리드와 연속하여 상기 테두리부 내측에 형성된 요홈부분(55)을 포함하고, 상기 요홈부분은 상기 반도체 소자를 수용하도록 상기 패키지본체 내부에 공간을 형성하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재의 상기 요홈부분(55)은 상기 패키지본체의 주표면에 부합하는 표면을 형성하고, 상기 강성지지부재의 표면이 상기 패키지본체의 외부에 노출되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38A, 38B)는 상기 요홈부분에 제공된 위치결정핀(47, 50)과 대응하여 결합하기 위한 위치결정부(45)를 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38F)는 상기 패키지본체의 측벽에 제공되고, 상기 강성지지부재는 상기 외부리드가 지지되는 노출 표면을 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강성지지부재(38F)는 상기 패키지 측벽에 밀착하게 접촉하는 경사진 측벽(32a3)에 의해 규정되어, 상기 패키지 측벽이 이와 교차하는 상기 패키지 본체의 주표면에 대하여 내부로 경사져 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 외부리드가 다수개 제공되고, 상기 제1패드영역(62)이 상기 외부리드의 각각에 제공되고, 상기 제1패드영역이 지그재그 형상으로 상기 패키지 표면상에 제공되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 외부리드는 다수개 제공되고, 상기 제1패드영역이 소정수의 외부리드 마다 제공되는 반도체 장치.
- 제1테두리면(41b1)을 가지고, 이것에 의해 제1요부(42b)가 형성되는 제1금형(41b) 및, 제2테두리면(41a1)을 가지고, 이것에 의해 제2요부(42a)가 형성되는 제2금형(41a)으로 구성되고; 상기 제1요부와 제2요부는 상기 제1 및 제2테두리면이 서로 접촉되게 제1금형과 제2금형을 서로 조립하는 경우에 함께 금형 캐비티(42)를 이루도록 형성하며, 상기 제1요부는 제2요부보다 큰 크기를 가지고; 상기 제1테두리면이 반도체 칩(35)을 지지하기 위한 스테이지(34), 다수개의 내부리드(33a) 및 다수개의 외부리드(33b)를 포함하는 리드프레임(33)을 지지하도록 되어, 사기 외부리드가 제1테두리면상에 지지되고, 상기 스테이지와 내부리드가 상기 제1요부안에 수용되며; 상기 제1테두리면에는 그 내주변부(41b2)를 따라 연장되는 절결홈(43)이 형성되어 있고, 이 절결홈은 상기 제1테두리면의 내주변부를 따라 연장되는 주변벽(43a)과 이 주변벽으로부터 이어지는 바닥면(43b)에 의해 규정되고 상기 제1요부쪽으로 연장되어 있으며, 상기 절결홈은 강성지지부재(38A∼38G)가 상기 주변벽과 결합하고 상기 바닥면상에 지지되도록 강성지지부재를 수용하게 구성되어 있는 것을 특징으로 하는 반도체 장치의 패키지본체를 성형하는 금형.
- 제20항에 있어서, 상기 제1금형은 강성지지부재상에 제공된 부재(45)와 대응하여 결합하기 위한 위치결정부재(47)를 상기 절결홈안에 구비하는 것을 특징으로 하는 금형.
- 제1금형위에 강성지지부재를 설치하고, 상기 제1금형은 제1테두리면을 가지고, 이것에 의해 제1요부가 형성되고; 반도체소자를 지지하는 리드프레임을 설치하여, 이 리드프레임의 외부리드가 제1테두리면위에 지지되고 그 내부리드뿐만 아니라 리드프레임의 스테이지 위에 보지된 반도체소자가 상기 제1요부안에 배치되며, 상기 리드프레임의 설치는 탐침전극과 접촉하는, 외부리드상에 형성된 패드영역이 상기 강성지지부재상에 배치되도록 행해지며; 상기 제1금형위에, 제2테두리면을 갖고 이에 의하여 제2의 보다작은 요부를 형성하는 제2금형을 배치하여, 상기 제2테두리면이 상기 제1테두리면과 접촉되어 상기 제1 및 제2요부는 상기 반도체소자를 지지하는 스테이지와 함께 내부리드와 반도체소자를 수용하는 금형 캐비티를 함께 형성하며; 상기 금형 캐비티안에 수지를 주입하여 스테이지와 함께 반도체소자와 내부리드를 밀봉하도록 패키지본체를 성형하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제23항에 있어서, 상기 제1금형이 제1테두리면의 내주변부를 따른 홈을 더 포함하여, 상기 홈이 상기 제1테두리면의 내주변부를 따라 연장되는 주변벽과 주변벽으로부터 상기 제1요부쪽으로 연장되는 바닥면에 의해 규정되며, 상기 강성지지부재를 설치하는 단계는 상기 홈안에 강성지지부재를 설치하도록 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제23항에 있어서, 상기 강성지지부재를 설치하는 단계는 상기 강성지지부재가 연결부에 의해 프레임부재에 기계적인 연결로 형성되어 있고, 상기 연결부를 제거하여 강성지지부재가 프레임부재로부터 자유롭게 되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제23항에 있어서, 상기 강성지지부재를 설치하는 단계는 강성지지부재가 상기 측벽을 따라 연장되도록 상기 제1요부를 규정하는 상기 제1테두리면의 내측벽위에 강성지지부재를 배치하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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JP3147071B2 (ja) * | 1998-01-19 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP3085278B2 (ja) * | 1998-05-01 | 2000-09-04 | 日本電気株式会社 | 半導体装置の製造方法および半導体製造装置 |
US6137173A (en) * | 1998-06-30 | 2000-10-24 | Intel Corporation | Preventing backside analysis of an integrated circuit |
US6507117B1 (en) * | 1999-01-29 | 2003-01-14 | Rohm Co., Ltd. | Semiconductor chip and multichip-type semiconductor device |
DE19921867C2 (de) | 1999-05-11 | 2001-08-30 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit mindestens einem verkapselten Chip auf einem Substrat |
EP1067602A1 (en) * | 1999-07-07 | 2001-01-10 | EEMS Italia S.p.a. | Un-packaged or semi-packaged electrically tested electronic semiconductor device free from infantile mortality and process for manufacture thereof |
US6459147B1 (en) * | 2000-03-27 | 2002-10-01 | Amkor Technology, Inc. | Attaching semiconductor dies to substrates with conductive straps |
US6521982B1 (en) | 2000-06-02 | 2003-02-18 | Amkor Technology, Inc. | Packaging high power integrated circuit devices |
KR100539579B1 (ko) * | 2000-10-11 | 2005-12-29 | 앰코 테크놀로지 코리아 주식회사 | Bga 패키지 몰딩공정에서의 패키지 테스트 방법 및이를 위한 몰딩장치 |
US6566164B1 (en) | 2000-12-07 | 2003-05-20 | Amkor Technology, Inc. | Exposed copper strap in a semiconductor package |
JP4626919B2 (ja) * | 2001-03-27 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100404683B1 (ko) * | 2001-10-09 | 2003-11-07 | 동부전자 주식회사 | 멀티칩 패키지 및 그 제조 방법 |
JP3715229B2 (ja) * | 2001-10-29 | 2005-11-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
EP1318544A1 (en) * | 2001-12-06 | 2003-06-11 | STMicroelectronics S.r.l. | Method for manufacturing semiconductor device packages |
DE102005016830A1 (de) * | 2004-04-14 | 2005-11-03 | Denso Corp., Kariya | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
JP2006013170A (ja) * | 2004-06-25 | 2006-01-12 | Matsushita Electric Works Ltd | 電子部品並びに電子部品の製造方法 |
US7375415B2 (en) * | 2005-06-30 | 2008-05-20 | Sandisk Corporation | Die package with asymmetric leadframe connection |
US7863737B2 (en) * | 2006-04-01 | 2011-01-04 | Stats Chippac Ltd. | Integrated circuit package system with wire bond pattern |
US9082607B1 (en) | 2006-12-14 | 2015-07-14 | Utac Thai Limited | Molded leadframe substrate semiconductor package |
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US8365397B2 (en) | 2007-08-02 | 2013-02-05 | Em Research, Inc. | Method for producing a circuit board comprising a lead frame |
JP2010206027A (ja) * | 2009-03-04 | 2010-09-16 | Renesas Electronics Corp | Tcp型半導体装置 |
US20110012240A1 (en) * | 2009-07-15 | 2011-01-20 | Chenglin Liu | Multi-Connect Lead |
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JP2011238770A (ja) * | 2010-05-11 | 2011-11-24 | Fujitsu Semiconductor Ltd | リードフレーム、半導体装置及び半導体装置の製造方法 |
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JPS57199228A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Wire bonding pad device |
JPH01157541A (ja) * | 1987-09-04 | 1989-06-20 | Mitsubishi Electric Corp | 半導体装置 |
JPH01157451A (ja) * | 1987-12-11 | 1989-06-20 | Toshiba Corp | 酸化物超電導焼結体の製造方法 |
JPH0680750B2 (ja) * | 1988-02-24 | 1994-10-12 | 三菱電機株式会社 | 半導体装置 |
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JPH03116767A (ja) * | 1989-09-28 | 1991-05-17 | Nec Kyushu Ltd | Icのパッケージ |
JPH03194956A (ja) * | 1989-12-22 | 1991-08-26 | Nec Corp | 表面実装型モールド封止半導体装置 |
US5296744A (en) * | 1991-07-12 | 1994-03-22 | Vlsi Technology, Inc. | Lead frame assembly and method for wiring same |
EP0538010A3 (en) * | 1991-10-17 | 1993-05-19 | Fujitsu Limited | Semiconductor package, a holder, a method of production and testing for the same |
JP2933105B2 (ja) * | 1991-10-17 | 1999-08-09 | 富士通株式会社 | 半導体装置 |
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