KR100186346B1

KR100186346B1 - High-speed latch

Info

Publication number: KR100186346B1
Application number: KR1019960049032A
Authority: KR
Inventors: 윤종우
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1996-10-28
Filing date: 1996-10-28
Publication date: 1999-04-15
Anticipated expiration: 2016-10-28
Also published as: KR19980029711A

Abstract

본 발명의 고속래치는, 복수의 입력에 각각 일대일 대응되도록 연결되며 하나의 공통출력노드를 갖는 복수의 엔모스 트랜지스터와, 상기 공통출력노드의 신호를 반전시켜 출력하는 인버터(40)와, 서로 입출력이 연결되어 상기 공통출력노드의 신호를 유지하는 두 개의 인버터(38, 39) 및 상기 공통출력노드의 신호에 따라 온, 오프되어 인버터(38)의 출력단 전압을 풀다운시키기 위한 엔모스 트랜지스터를 포함하여 구성되며, 상기와 같이 2개의 인버터를 입출력이 서로 연결되도록 하는 간단한 방법으로 2가지 경로를 통해 출력값이 래치되도록 함으로써 래치동작속도를 향상시킬 수 있으며, 입력신호가 늘어나더라도 입력신호수 만큼의 엔모스 트랜지스터만 연결하면 되므로 래치 크기 증가율을 최소화할 수 있는 효과가 있다.The fast latch of the present invention is connected to a plurality of inputs in a one-to-one correspondence, each of which includes a plurality of NMOS transistors having a common output node, an inverter 40 for inverting and outputting signals of the common output node, and input / output with each other. Two inverters 38 and 39 connected to each other to maintain the signal of the common output node, and an NMOS transistor for turning on and off according to the signal of the common output node to pull down the output terminal voltage of the inverter 38. As described above, the latch operation speed can be improved by latching the output values through two paths in a simple manner that the two inverters are connected to the input / output as described above. Since only the connection is required, the latch growth rate can be minimized.

Description

High speed latch

본 발명은 래치(latch)에 관한 것으로, 특히 높은 입력전달 특성을 갖는 고속래치(latch)에 관한 것이다.FIELD OF THE INVENTION The present invention relates to latches, and more particularly to high speed latches having high input transfer characteristics.

래치는 종래의 경우 입력전달 케이트를 씨모스(CMOS) 트랜지스터로 구성하였는데, 이후 래치의 크기를 줄이기 위해 상기 입력전달 게이트를 제1도에 도시한 바와 같이 엔모스트랜지스터(1,2,3)로 바구었다.In the conventional latch, the input transfer gate is composed of CMOS transistors. Then, the input transfer gate is moved to the NMOS transistors 1, 2, and 3 as shown in FIG. 1 to reduce the size of the latch. Baked.

상기 입력전달 게이트가 엔모스인 경우, 고유전달특성상 로직 '1'에 해당되는 입력전압에 대해 낮은 전달특성을 나타내는데, 이에 대한 대책으로 래치 내의 중간단에 1개의 피모스 트랜지스터(4)를 추가하거나, 제2도에 도시한 바와 같은 입력전달 게이트의 제어신호와 동일한 제어신호를 갖는 여러개의 엔모스 풀다운 트랜지스터(14-19)를 추가하였다.When the input transfer gate is an NMOS, it exhibits a low transfer characteristic with respect to an input voltage corresponding to logic '1' due to its high propagation characteristics. As a countermeasure, one PMOS transistor 4 is added to an intermediate end of the latch. In addition, several NMOS pull-down transistors 14-19 having the same control signal as those of the input transfer gate as shown in FIG. 2 are added.

상기 제1도와 같이 한 개의 피모스 트랜지스터(4)를 추가하는 경우의 동작을 살펴보면, a, b, c 신호 중 하나만 로직 '1'이 되고, 나머지는 로직 '0'이 될 때 로직 '1'에 해당되는 엔모스 트랜지스터의 입력신호가 래치단으로 전달되며, 이때 상기 엔모스 트랜지스터의 특성상 (로직 '1'-엔모스 트랜지스터의 문턱전압(Vth)) 차만큼의 입력전압만 래치단에 전달되는 것을 방지하기 위해 상기 피모스 트랜지스터(4)가 상기 래치단에 전달되는 전압을 풀업(pull-up)시킨다.Referring to the operation of adding one PMOS transistor 4 as shown in FIG. 1, when only one of the a, b, and c signals becomes logic '1', and the rest becomes logic '0', logic '1' The input signal of the NMOS transistor corresponding to is transferred to the latch stage. At this time, only an input voltage corresponding to the difference of the threshold voltage (Vth) of the logic '1'-EnMOS transistor is transmitted to the latch stage. To prevent this, the PMOS transistor 4 pulls up the voltage delivered to the latch stage.

그러나 상기와 같은 래치에서는, 로직'1'이 래치단에 전달된 후 로직'0' 값을 다 래치단에 전달하는 경우 상기 피모스 트랜지스터(4)가 가지고 있는 로직'1'을 입력전달 게이트를 통해 접지로 방전시키는 과정에서 상기 피모스 트랜지스터의 게이트인 래치 출력값이 아직 로직'1'이 되지 않은 상태이기 때문에 방전이 빠르게 이루어지지 않아 동작속도가 저하된다.However, in the latch as described above, when the logic '1' is transferred to the latch stage and the logic '0' value is transferred to the latch stage, the logic '1' of the PMOS transistor 4 has the input transfer gate. In the process of discharging to ground, since the latch output value of the gate of the PMOS transistor is not yet a logic '1', the discharge is not performed quickly and the operation speed is lowered.

이에 비해 풀다운을 위해 제2도의 여러개의 엔모스 트랜지스터(14-19)를 추가한 래치는, a,b,c 신호 중 하나가 로직'1'이고, 또 이에 해당하는 엔모스 트랜지스터의 입력이 로직'1'이 될 때 입력신호가 래치단으로 전달되면서 즉시 래치의 노드(n11)에 연결된 2단의 엔모스 트랜지스터를 온 시켜 풀다운되도록 함으로써 로직'1'의 전달속도를 향상시키고 그에 따라 제1도와 같이 로직 '0'이 전달될 때의 동작속도가 저하되는 것을 해결하였다.On the other hand, in the latch in which several NMOS transistors 14-19 of FIG. 2 are added for pull-down, one of the a, b, and c signals is logic '1', and the input of the corresponding NMOS transistor is logic. When it becomes '1', the input signal is transferred to the latch stage and immediately turns on and pulls down the two-stage NMOS transistor connected to the node n11 of the latch, thereby improving the transfer speed of logic '1' and accordingly the first diagram. Likewise, the operation speed when the logic '0' is transmitted is reduced.

그러나 상기 제2도와 같이 여러 개의 엔모스 풀다운 트랜지스터(14-19)를 추가한 래치는, 래치에 입력되는 입력신호의 수가 많아질수록 래치의 크기가 비례하여 커지는 문제점이 있다.However, as shown in FIG. 2, the latch to which the NMOS pull-down transistors 14-19 are added has a problem in that the size of the latch increases in proportion to the number of input signals input to the latch.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 다수의 입력신호에 대하여 최소의 크기를 유지하며, 동작속도를 향상시킬 수 있는 고속 래치(latch)를 제공하는 것이다.Accordingly, an object of the present invention is to provide a high speed latch that can maintain the minimum size of a plurality of input signals and improve the operation speed by solving the above problems.

제1도는 종래의 기술에 의한 3입력 래치 회로도.1 is a three input latch circuit diagram according to the prior art.

제2도는 종래의 기술에 의한 3입력 래치의 다른 회로도.2 is another circuit diagram of a three-input latch according to the prior art.

제3도는 본 발명에 의한 고속 래치의 회로도.3 is a circuit diagram of a high speed latch according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

31-34, 37 : 엔모스 트랜지스터 30-40 : 인버터31-34, 37: NMOS transistor 30-40: inverter

이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

본 발명의 고속 래치(latch)는, 입력이 예를 들어 3가지일 때, 상기 입력에 대해 일대일로 3개의 엔모스 트랜지스터들(31,32,33)을 연결하고, 제3도에 도시한 바와 같이 각각의 입력신호(A,B,C)와 게이트 제어신호(a,b,c)가 인가되며, 출력은 하나의 공통출력노드를 통해 이루어지도록 연결한다.The high speed latch of the present invention connects three NMOS transistors 31, 32, 33 one-to-one to the input when the input is for example three, as shown in FIG. Likewise, each input signal (A, B, C) and gate control signals (a, b, c) are applied, and the output is connected through one common output node.

그리과 상기 공통출력노드의 신호는 인버터(40)를 통해 반전되어 출력되도록 연결하며, 서로 입출력이 연결되어 상기 공통출력노드의 신호를 유지하도록 두 개의 인버터(38, 39)를 연결하고, 상기 인버터(38)의 출력측과 접지 사이에는 또한 상기 공통출력노드의 신호에 따라 온, 오프되어 인버터(38)의 출력단 전압을 풀다운 시키기 위한 엔모스 트랜지스터(37)를 연결한다.The signals of the common output node are connected to be inverted and output through the inverter 40, and input and output are connected to each other to connect two inverters 38 and 39 to maintain the signals of the common output node. An NMOS transistor 37 is connected between the output side of the circuit 38 and ground to turn on and off according to the signal of the common output node to pull down the output terminal voltage of the inverter 38.

또한 입력이 4종류일 때는 제3도에 도시한 바와 같이 엔모스 트랜지스터를 하나더 연결하면 되며, 입력신호가 4개 이상일 때도 입력측에 입력숫자만큼의 엔모스 트랜지스터를 추가 연결하면 된다.In the case of four types of inputs, an additional NMOS transistor may be connected as shown in FIG. 3, and even when there are four or more input signals, an additional number of NMOS transistors may be additionally connected to the input side.

동작을 살펴보면, 예를 들어 입력이 3개인 경우 a,b,c의 게이트 제어신호 중 하나가 로직'1'이 될 때 이에 해당하는 엔모스 트랜지스터가 온되어 그 입력신호가 래치에 전달되도록 한다.Referring to the operation, for example, when there are three inputs, when one of the gate control signals of a, b, and c becomes logic '1', the corresponding NMOS transistor is turned on so that the input signal is transferred to the latch.

이때 상기 입력신호가 로직'1'이면 상기 엔모스 트랜지스터(37)도 동시에 온되어 상기 엔모스 트랜지스터의 특성상(로직 '1'-엔모스 트랜지스터의 문턱전압) 값만 래치에 전달되는 것을 방지한다.At this time, when the input signal is logic '1', the NMOS transistor 37 is also turned on at the same time, thereby preventing only the value of the NMOS transistor (threshold voltage of logic '1'-NMOS transistor) from being transferred to the latch.

한편, 상기 입력신호가 로직'1'이면 상기 인버터(38)의 출력값은 로직'0'이 되며, 이 인버터(38)의 출력을 입력으로 하는 인버터(39)에 의해 다시 반전되어 로직'1'의 값이 상기 공통출력노드를 통해 래치에 전달되어 래치동작속도를 향상시킨다.On the other hand, if the input signal is logic '1', the output value of the inverter 38 becomes logic '0', and is inverted again by the inverter 39 which takes the output of the inverter 38 as an input, thereby making the logic '1'. Is transmitted to the latch through the common output node to improve the latch operation speed.

이상에서와 같이 본 발명에 의하면, 2개의 인버터를 입출력이 서로 연결되도록 하는 간단한 방법으로 2가지 경로를 통해 출력값이 래치되도록 함으로써 래치동작속도를 향상시킬 수 있으며, 입력신호가 늘어나더라도 입력신호수에 만큼의 엔모스 트랜지스터만 연결하면 되므로 래치 크기 증가율을 최소화할 수 있는 효과가 있다.As described above, according to the present invention, the latch operation speed can be improved by latching an output value through two paths in a simple manner in which two inverters are connected to input and output. Since only the NMOS transistor of is connected, the latch growth rate can be minimized.

Claims

A plurality of NMOS transistors having one common output node and one common output node, an inverter 40 for inverting and outputting a signal of the common output node, and an input / output connected to each other so that the common output node is connected to each other. A high-speed latch, comprising: two inverters 38 and 39 for holding a signal and an NMOS transistor for turning on and off according to the signal of the common output node to pull down the output terminal voltage of the inverter 38 (latch).