KR0185725B1

KR0185725B1 - 반도체 기억장치

Info

Publication number: KR0185725B1
Application number: KR1019960003639A
Authority: KR
Inventors: 신이찌 진보; 시게루 모리
Original assignee: 기따오까 다까시; 미쯔비시덴끼 가부시끼가이샤
Priority date: 1995-02-22
Filing date: 1996-02-15
Publication date: 1999-04-15
Also published as: JPH08227579A; US5608682A; KR960032487A; DE19546790C2; DE19546790A1

Abstract

데이타의 리프레시를 필요로 하는 반도체 기억장치에 관한 것으로써, 데이타의 소멸과 소비전력의 증대를 막기 위해, 행과 열로 배열된 여러개의 메모리셀(MC)를 포함하는 메모리어레이(45), 데이타의 리프레시를 명령하는 리프레시 명령신호를 수신하고, 신호의 전회 입력에서 현재의 입력까지의 리프레시 사이클시간을 검출하는 검출수단(2), 검출수단(2)의 검출결과에 따라, 먼저 선택된 메모리셀행과 다른 메모리셀행을 리프레시 사이클시간에 따른 수 만큼 선택하는 선택수단(71, 72, 42) 및 선택수단(71, 72, 42)에 의해 선택된 메모리셀행의 데이타의 리프레시를 실행하는 리프레시 수단(46)을 마련한다.

이것에 의해, 사용자가 데이타의 소멸을 방지하기 위해 리프레시 사이클시간 Tref을 필요 이상 작은 값으로 설정하는 경우에도 소비전력의 증가를 막을 수 있다.

Description

반도체 기억장치

제1도는 본 발명의 1실시예에 따른 DRAM의 리프레시 동작에 관련한 부분의 구성을 도시한 블럭도.

제2도는 제1도에 도시한 DRAM의 리프레시 사이클 검출회로의 구성을 도시한 회로 블럭도.

제3도는 제1도에 도시한 DRAM의 동작을 도시한 타이밍도.

제4도는 제1도에 도시한 DRAM의 다른 동작을 도시한 타이밍도.

제5도는 종래의 DRAM의 구성을 도시한 회로 블럭도.

제6도는 제5도에 도시한 DRAM의 칩 레이아웃을 나타낸 도면.

제7도는 제5도에 도시한 DRAM의 메모리어레이의 구성을 도시한 일부가 생략된 회로 블럭도.

제8도는 제5도에 도시한 DRAM의 리프레시 동작을 도시한 타이밍도.

제9도는 제5도에 도시한 DRAM의 리프레시 동작에 관련한 일부의 구성을 도시한 회로 블럭도.

제10도는 제9도에 도시한 회로의 동작을 설명하는 블럭도.

본 발명은 일반적인 반도체 기억장치에 관한 것으로써, 특히 데이타의 리프레시를 필요로 하는 반도체 기억장치에 관한 것이다.

제5도는 16M비트의 기억용량을 갖는 종래의 다이나믹 랜덤 액세스메모리(이하, DRAM이라 한다)의 구성을 도시한 블럭도이다.

제5도에 있어서, 이 DRAM은 제어신호 입력단자(30)∼(32) 및 (34), 어드레스신호 입력단자군(33), 데이타신호 입출력 단자군(35), 접지단자(36) 및 전원단자(37)을 포함한다. 이 DRAM은 클럭발생회로(38), 행 및 열 어드레스버퍼(39), 어드레스 전환회로(40), 어드레스 발생회로(41), 행디코더(42), 열디코더(43), 메모리매트(44), 입력버퍼(47) 및 출력버퍼(48)을 또 포함한다. 메모리매트(44)는 메모리어레이(45) 및 센스 리프레시 앰프 +입출력 제어회로(46)을 포함한다.

클럭발생회로(38)은 제어신호 입력단자(30) 및 (31)을 거쳐서 외부에서 부여되는 신호 ext./RAS 및 ext./CAS(본 명세서와 도면에 있어서 /은 활성화레벨이 논리적으로 로우 또는 L레벨이라는 것을 나타낸다)에 따라 소정의 동작모드를 선택하고, DRAM 전체를 제어한다.

행 및 열 어드레스버퍼(39)는 리드 및 라이트 동작시 어드레스신호 입력단자군(33)을 거쳐서 외부에서 부여된 어드레스신호 A0∼A11을 행디코더(42) 및 열디코더(43)에 선택적으로 공급한다. 어드레스 발생회로(41)은 클럭발생회로(38)에서 출력된 리프레시 명령신호 /CBR에 따라 활성화되고, 리프레시 동작시 리프레시용 어드레스 신호를 행디코더(42)에 공급한다. 어드레스 전환회로(40)은 리프레시 명령신호 /CBR에 의해 제어되고, 리드 및 라이트 동작시 행 및 열 어드레스버퍼(39)와 행디코더(42)를 접속하며, 리프레시 동작시 어드레스 발생회로(41)과 행디코더(42)를 접속한다.

메모리어레이(45)는 16M비트의 기억용량을 갖는다. 1비트의 데이타는 1메모리셀에 기억된다. 각 메모리셀은 행 어드레스 및 열 어드레스에 의해 결정되는 소정의 어드레스에 배열된다.

행디코더(42)는 행 및 열 어드레스버퍼(39) 또는 어드레스 발생회로(41)로 부터 부여된 어드레스신호에 따라 메모리어레이(45)의 행 어드레스를 지정한다. 열디코더(43)은 행 및 열 어드레스버퍼(39)로 부터 부여된 어드레스신호에 따라 메모리어레이(45)의 열어드레스를 지정한다.

센스리프레시 앰프 + 입출력 제어회로(46)은 리드 및 라이트 동작시 행디코더(42) 및 열디코더(43)에 의해 지정된 어드레스의 메모리셀을 글로벌신호 입출력선쌍 GIO의 한 끝에 접속된다. 또, 센스리프레시 앰프 + 입출력 제어회로(46)은 리프레시 동작시 행디코더(42)에 의해 지정된 행 어드레스의 메모리셀의 데이타를 리프레시 한다.

글로벌신호 입출력선쌍 GIO의 다른 끝은 입력버퍼(47) 및 출력버퍼(48)에 접속된다. 입력버퍼(47)은 라이트 동작시 제어신호 입력단자(32)를 거쳐서 외부에서 부여된 신호 ext./W에 따라 데이타신호 입출력단자군(35)에서 입력된 데이타를 글로벌신호 입출력선쌍 GIO를 거쳐서 선택된 메모리셀에 공급한다. 출력버퍼(48)은 리드 동작시 제어신호 입력단자(34)에서 입력된 신호 ext./OE에 따라 선택된 메모리셀로 부터 리드된 데이타를 데이타 입출력단자군(35)에 출력한다.

제6도는 제5도에 도시한 DRAM의 칩 레이아웃을 나타낸 것이다. 제6도에 있어서, DRAM은 각각이 4M비트의 기억용량을 갖는 4개의 메모리매트(44.1)∼(44.4)을 포함한다. 각각의 메모리매트 (44.1)∼(44.4)은 각각이 256 Kbit의 기억용량을 갖는 16개의 메모리어레이 MA1∼MA16를 포함한다. 4개의 메모리매트 (44.1)∼(44.4)이 제5도의 메모리매트(44)를 구성한다.

행디코더 (42.1)∼(42.4)는 메모리매트 (44.1)∼(44.4)의 각각의 칩 중앙부측의 칩의 긴변을 따라 배치된다. 행디코더 (42.1)∼(42.4)는 제5도의 행디코더(42)를 구성한다.

열디코더 (43.1)∼(43.4)는 메모리매트 (44.1)∼(44.4)의 각각의 칩 중앙부측의 칩의 짧은 변을 따라 배치된다. 열디코더 (43.1)∼(43.4)는 제5도의 열디코더(43)을 구성한다. 제5도에 도시한 클럭발생회로(38) 등은 칩 중앙부의 주변회로영역(49)에 배치된다.

제7도는 제6도에 도시한 메모리어레이 MA16의 구성을 도시한 일부가 생략된 회로 블럭도이다. 제7도에 있어서, 메모리어레이 MA16은 행 및 열로 배열된 여러개의 메모리셀 MC, 각 메모리셀행에 따라 마련된 워드선 WL 및 각 메모리셀열에 따라 마련된 비트선쌍 BLP를 포함한다. 메모리셀 MC는 액세스용 MOS 트랜지스터Q, 정보 기억용 캐패서터C를 포함한다. 워드선 WL은 행디코더(42.10의 출력을 전송하고, 선택된 행의 메모리셀 MC를 활성화한다. 비트선쌍 BLP는 서로 상보적인 신호가 전송되는 비트선 BL, /BL을 포함하고, 선택된 메모리셀 MC에 있어서의 데이타신호의 입출력을 실행한다.

메모리셀 MC의 선택 전에 비트선 BL, /BL을 비트선 전위V_BL(=Vcc/2)에 등화시키는 비트선 등화회로(56)은 비트선 BL, BL/의 한쪽 끝에 배치된다. 비트선 등화회로(56)은 비트선 BL, BL/와 노드 N51 사이에 접속된 N채널 MOS 트랜지스터(53), (54) 및 비트선 BL 및 /BL 사이에 접속된 N채널 MOS 트랜지스터(55)를 포함한다. MOS 트랜지스터(53)∼(55)는 그들의 게이트에서 비트선 등화신호 BLEQ를 수신한다. 비트선 전위 V_BL(=Vcc/2)을 노드 N51에 부여한다. 노드 N51은 전송게이트(52)를 거쳐서 인접한 메모리어레이 MA15의 비트선쌍 BLP에 접속된다. 전송게이트(52)는 N채널 MOS 트랜지스터(50) 및 (51)을 포함한다. N채널 MOS 트랜지스터(50) 및 (51)은 그들의 게이트에서 신호 BLI를 수신한다.

메모리셀 MC의 선택 후 비트선 BL과 /BL 사이에 나타나는 작은 전위자를 증폭하는 센스 리프레시앰프(61)은 비트선 BL과 /BL 사이에 배치된다. 센스 리프레시앰프(61)은 비트선 BL, /BL과 노드 N52 사이에 접속된 N채널 MOS 트랜지스터(57), (58) 및 비트선 BL, /BL과 노드 N52 사이에 접속된 P채널 MOS 트랜지스터(59), (60)을 포함한다. MOS 트랜지스터(57), (59)의 게이트는 모두 비트선 /BL에 접속되고, MOS 트랜지스터(58), (60)의 게이트는 모두 비트선BL에 접속된다. 노드 N52 및 N53은 센스앰프 구동회로(62)에서 각각 출력된 센스앰프 활성화신호 /SE 및 SE를 수신한다. 센스앰프 구동회로(62)는 제5도의 클럭발생회로(38)에 포함된다.

비트선 BL, BL/의 다른 끝은 열선택게이트(65)를 거쳐서 로컬신호 입출력선 LIOL, /LIOL의 한 끝에 접속된다. 열선택게이트(65)는 비트선 BL, BL/와 로컬신호 입출력선 LIOL, /LIOL 사이에 각각 접속된 N채널 MOS 트랜지스터(63), (64)를 포함한다. MOS 트랜지스터(63), (64)의 게이트는 열선택선 CSL을 거쳐서 열디코더 (43.1)에 접속된다. 로컬신호 입출력선쌍 LIOL의 다른 끝은 도시하지 않은 블럭선택 스위치를 통해 제5도의 글로벌신호 입출력선쌍 GIO의 한 끝에 접속된다. 다른 메모리어레이 MA1∼MA15는 동일한 구성을 갖는다.

제5도∼제7도에 도시한 DRAM의 동작에 대해 간단하게 설명한다. 라이트 동작에 있어서, 열디코더(43)은 어드레스 신호에 대응하는 열의 열선택선 CLS를 활성화 레벨인 논리 H레벨로 상승시켜서 열선택 게이트(65)를 도통시킨다. 또, 블럭선택 스위치(도시하지 않음)가 도통되고, 선택된 비트선쌍 BLP는 로컬신호 입출력선쌍 LIO와 글로벌 신호 입출력선쌍 GIO를 거쳐서 입력버퍼(47)에 접속된다.

입력버퍼(47)은 신호ext./W에 따라 로컬신호 입출력선쌍 LIO와 글로벌 신호 입출력선쌍 GIO를 거쳐서 데이타신호 입출력단자군(35)로 부터의 라이트데이타를 선택된 비트선쌍 BLP에 부여한다. 라이트 데이타를 비트선 BL과 /BL 사이의 전위차로써 부여한다. 다음에, 행디코더(42)는 어드레스 신호에 따른 행의 워드선 WL을 활성화 레벨인 H레벨로 상승시켜서 행의 메모리셀 MC의 MOS 트랜지스터 Q를 도통시킨다. 선택된 메모리셀 MC의 캐패시터 C에는 비트선 BL 또는 /BL의 전위에 따른 전하량이 저장된다.

메모리셀 MC의 캐패시터 C의 전하량이 점차 유출되므로, 소정의 사이클로 데이타의 리프레시를 실행한다. 제8도는 리프레시 동작을 도시한 타이밍도이다. 신호 ext./RAS가 하강하기 전에 신호 ext./CAS가 하강하는 것이 검출되면, 클럭발생회로(38)은 리프레시 명령신호 /CBR을 출력한다. 신호 ext./RAS에 따라 신호 BLI 및 BLEQ가 하강하고, 전송게이트(52)의 MOS 트랜지스터(50),(51)와 비트선 동화회로(56)의 MOS 트랜지스터 (53)∼(55)는 차단된다.

신호 /CBR에 따라, 어드레스 발생회로(41)은 전에 출력한 어드레스 신호와 다른 어드레스신호 Add.를 출력한다. 행디코더(42)는 어드레스신호 Add.에 따른 행의 워드선 WL을 H레벨로 상승시킨다. 비트선 BL, /BL의 전위는 활성화된 메모리셀 MC의 캐패시터 C의 전하량에 따라 미소량만 변화한다.

다음에, 센스앰프 구동회로(62)는 센스앰프 활성화신호 SE를 H레벨로 상승시키고, 센스앰프 활성화신호 /SE를 L레벨로 하강시켜 센스리프레시 앰프(61)을 활성화시킨다. 비트선 BL의 전위가 비트선 /BL보다 조금 높으면, MOS 트랜지스터(58), (59)의 저항값은 MOS 트랜지스터(57), (60) 보다 작게 되어, 비트선 BL의 전위를 H레벨로 상승시키고, 비트선 /BL의 전위를 L레벨로 하강시킨다. 역으로, 비트선 /BL의 전위가 비트선 BL 보다 조금 높으면, MOS 트랜지스터(57)과 (60)의 저항값은 MOS 트랜지스터(58)과 (59) 보다 작게 되어, 비트선 /BL의 전위를 H레벨로 상승시키고, 비트선 BL의 전위를 L레벨로 하강시킨다.

신호ext./RAS가 비활성화 레벨인 H레벨로 상승하면, 워드선 WL은 비활성화 레벨인 L레벨로 하강하여, 데이타의 리프레시가 종료된다.

리드 동작시, 행 디코더(42)에 의해 선택된 행의 메모리셀 MC의 데이타는 리프레시 동작시와 같이 비트선쌍 BLP로 리드되고, 열디코더(43)에 의해 선택된 열의 비트선쌍 BLP의 데이타는 로컬신호 입출력선쌍 LIO 및 글로벌신호 입출력선쌍 GIO를 거쳐서 출력버퍼(48)에 공급된다. 출력버퍼(48)은 신호ext./OE에 따라 데이타신호 입출력 단자군(35)로 리드된 데이타를 출력한다.

이러한 DRAM에 있어서, 칩 사이의 메모리셀 MC의 누설전류에 편차가 있어, 데이타 리프레시의 사이클에도 편차가 발생한다. 따라서, 각 칩 마다 데이타 리프레시의 사이클을 측정하고, 각각의 칩은 측정결과에 따라 예를 들면 32ms제품군과 64ms제품군으로 구별된다. 32ms제품은 1메모리셀 MC당 32ms 마다 데이타의 리프레시를 필요로 하는 칩을 말하고, 64ms제품은 1메모리셀 MC당 64ms 마다 데이타의 리프레시를 필요로 하는 칩을 말한다.

DRAM칩은 사용자의 필요에 따라 4K 모드제품 또는 2K 모드제품으로써 출하된다. 4K 모드는 리프레시 동작 1회에 있어서 하나의 워드선 WL만 선택하는 모드를 말한다. 2K모드는 리프레시 동작 1회에 있어서 2개의 워드선 WL을 선택하는 모드를 말한다.

제5도∼제8도에 도시한 DRAM은 대략 4,000개의 워드선 WL을 갖는다. 따라서, 4K 모드는 워드선 WL이 하나씩 선택되면 4K 리프레시 동작이 필요하다는 것을 의미한다. 2K모드는 워드선 WL이 2개씩 선택되면 2K 리프레시 동작이 필요하다는 것을 의미한다.

일반적으로, 32ms제품은 2K모드로 설정되고, 2K 모드 32ms제품으로써 출하된다. 64ms제품은 4K 모드로 설정되고, 4K 64ms제품으로써 출하된다. 리프레시 동작 1회에 필요한 리프레시 사이클시간은 2K모드 32ms제품에서는 32ms/2K=16μs이고, 4K모드 64ms제품에서는 64ms/4K=16μs이다.

제9도는 제5도∼제8도에 도시한 DRAM의 리프레시 동작에 관련한 일부의 구성을 도시한 회로 블럭도이다. 도면에 있어서, CBR신호 발생회로(38a)는 신호ext./RAS 및 ext./CAS에 따라 리프레시 명령신호/CBS를 출력한다. CBR신호 발생회로(38a)는 제5도의 클럭발생회로(38)에 포함된다.

어드레스 발생회로(41)은 패드(70), 리프레시 카운터(71) 및 어드레스 전환회로(72)를 포함한다. 패드(70)은 4K모드 또는 2K모드에 따라 도시하지 않은 전원선 또는 접지선에 본딩된다. 리프레시 카운터(71)은 신호 /CBR를 카운트하고, 12비트의 어드레스신호 A0∼A11을 출력한다. 카운터(71)의 출력의 최하위 비트는 신호A0이고, 카운터(71)의 출력의 최상의 비트는 신호A11이다.

어드레스 전환회로(72)는 어드레스 신호A0∼A10에 대응하는 어드레스 전환회로(72a) 및 어드레스 신호A11에 대응하는 어드레스 전환회로(72b)를 포함한다. 어드레스 전환회로(72a)는 어드레스신호 A0∼ A10을 직접 통과시킨다. 어드레스 전환회로(72b)는 패드(70)이 전원선에 본딩되고 4K모드가 선택되면 어드레스신호 A11을 통과하고, 패드(70)이 접지선에 본딩되고 2K가 선택되면 어드레스신호 A11의 통과를 막는다.

어드레스 전환회로(40)은 어드레스신호 A0∼A10에 대응하는 어드레스 전환회로(40a) 및 어드레스신호 A11에 대응하는 어드레스 전환회로(40b)를 포함한다. 어드레스 전환회로(40)은 라이트 및 리드동작시 행 및 열 어드레스버퍼(39)로 부터의 어드레스신호 A0∼A11을 행디코더(42)에 공급하고, 어드레스 전환회로(72)에서 리프레시 명령신호 /CBR에 따라 어드레스신호 A0∼A11 또는 어드레스 신호A0∼A10를 공급한다. 행디코더(42)는 어드레스신호 A0∼A11에 따라 메모리셀 어레이(45) 내의 하나의 워드선 WL을 선택하고, 어드레스신호 A0∼A10에 따라 메모리어레이(45) 내의 2개의 워드선 WL을 선택한다.

제10도에 도시한 바와 같이, 신호 A11은 선택될 워드선 WL이 메모리어레이 MA1∼MA4에 속하는지 MA5∼MA8에 속하는지를 결정하는 신호이다. 따라서, 신호A11이 공급되는 4K모드에 있어서, 워드선 WL이 속하는 하나의 메모리어레이(예를 들어, MA1)를 결정하고, 메모리어레이 MA1에 속하는 하나의 워드선 WL을 선택한다. 그러나, 신호 A11이 공급되지 않는 2K 모드에 있어서는 워드선 WL이 2개의 메모리어레이(예를들어, MA1 및 MA5) 중 어느 것에 속하는지를 결정하지 않고, 메모리어레이 MA1에 속하는 하나의 워드선 WL과 메모리어레이 MA5에 속하는 하나의 워드선 WL을 동시에 선택한다.

그러나, 종래의 DRAM에 있어서, 사용자가 라이트 및 리드 시간을 얻기 위해 리프레시 사이클시간을 통상제품의 규격값(16μs) 보다 큰 긴 리프레시제품의 규격값으로 설정하는 경우, 긴 리프레시 제품으로써의 칩의 성능이 최저한의 것이면 데이타가 소멸된다.

역으로, 사용자는 데이타의 소멸을 방지하기 위해, 리프레시 사이클시간을 규격값(16μs) 보다 훨씬 짧게 설정할 수도 있다. 이 경우에는 소비전류가 증가한다.

본 발명의 주목적은 데이타의 소멸과 소비전력의 증대를 막을 수 있는 반도체 기억장치를 제공하는 것이다.

간단하게 말하면, 본 발명의 하나의 관점에 따른 반도체 기억장치에 있어서, 사용자가 설정한 리프레시 사이클시간을 검출회로에 의해 검출하고, 리프레시 사이클시간에 따른 수의 메모리셀행은 1 리프레시사이클내에 리프레시된다. 따라서, 1 리프레시사이클내에 리프레시 될 메모리셀행의 수가 고정된 종래의 반도체 기억장치와는 달리, 데이타가 소멸되지 않거나 또는 리프레시 사이클시간의 장단에 의해 소비전력이 증가하지 않는다.

간단하게 말하면, 본 발명의 다른 관점에 따른 반도체 기억장치에 있어서, 사용자가 설정한 리프레시 사이클시간과 소정의 시간이 비교회로에 의해 비교된다. 비교 결과, 리프레시 사이클시간이 소정의 시간 보다 짧으면, 선택회로 및 리프레시회로에 의해 1 리프레시사이클내에 하나의 메모리셀행이 리프레시되고, 리프레시 사이클시간이 소정의 시간 보다 길면, 선택회로 및 리프레시회로에 의해 1 리프레시사이클내에 여러개의 메모리셀행이 리프레시된다. 따라서, 1 리프레시사이클내에 리프레시될 메모리셀행의 수가 고정된 종래의 종래의 반도체 기억장치와는 달리, 데이타가 소멸되지 않거나 또는 리프레시 사이클시간의 장단에 의해 소비전력이 증가하지 않는다.

비교회로는 리프레시 명령신호의 지연신호에 의해 리세트되는 타이머회로 및 리프레시 명령신호에 따라 타이머회로의 출력레벨을 래치하는 래치회로를 포함하는 것이 바람직하다. 선택회로는 래치회로의 래치레벨에 따라 하나 또는 여러개의 메모리셀행을 선택한다. 그 결과, 비교회로와 선택회로를 용이하게 구성할 수 있다.

선택회로는 리프래시 명령신호에 따라 하나의 메모리셀행을 나타내는 제1 어드레스신호를 출력하는 신호발생회로, 제1 어드레스신호를 래치회로의 래치레벨에 따른 여러개의 메모리셀행을 나타내는 제2 어드레스신호로 변환하는 신호변환회로 및 신호변환회로의 출력에 따라 메모리셀행을 선택하는 복호회로를 포함하는 것이 바람직하다. 그 결과, 선택회로를 용이하게 구성할 수 있다.

본 발명의 상기 목적과 다른 목적, 특징, 이점 등은 도면과 관련한 본 발명의 상세한 설명에 의해 명확해 진다.

제1도는 본 발명의 1실시예에 따른 DRAM의 리프레시 동작에 관련한 일부의 구성을 나타낸 회로 블럭도로써, 제9도와 비교된다. DRAM의 다른 부분은 종래의 DRAM과 동일한 구성을 가지며 동일한 방식으로 동작하므로, 그의 설명은 반복하지 않는다.

제1도에 따르면, DRAM의 어드레스 발생회로(1)은 모드전환용의 패드(70) 대신에 리프레시 사이클검출회로(2)가 마련된다는 점에서 종래의 DRAM의 어드레스 발생회로(41)과 다르다. 리프레시 사이클 검출회로(2)는 제2도에 도시한 바와 같이 타이머(3), 래치회로(6) 및 지연회로(7)을 포함한다. 타이머(3)은 링발진기(4) 및 2진 카운터(5)를 포함한다.

링발진기(4)는 소정의 사이클(예를 들어 1μs)의 클럭신호 CLK를 2진 카운터(5)의 입력단자에 출력한다. 지연회로(7)은 소정의 지연시간 Td 만큼 리프레시 명령신호 /CBR을 지연하고, 2진 카운터(5)의 리세트 단자에 지연된 신호를 출력한다. 2진 카운터(5)는 지현회로(7)의 출력에 의해 리세트된다. 2진 카운터(5)는 리세트 부터 세트시간 Ts이 경과할때 까지는 H레벨을 출력하고, 그 이후에는 L레벨을 출력한다.

래치회로(6)은 리프레시 명령신호 /CBR에 따라 2진 카운터(5)의 출력Tout를 래치한다. 래치회로(6)의 출력S1은 제1도의 어드레스 전환회로(72b)에 입력된다. 어드레스 전환회로(72b)는 신호S1이 H레벨일때 리프레시 카운터(71)로 부터 출력된 신호 A11을 통과시키고, 신호S1이 L레벨일때 신호A11의 통과를 차단한다.

제3도는 사용자가 설정한 리프레시 사이클시간Tref가 타이머(3)의 세트시간 Ts와 지연회로(7)의 지연시간Td의 합 Ts+Td 이상일때 어드레스 발생회로(1)의 동작을 나타낸 타이밍도이다.

신호 ext./RAS 및 ext./CAS가 아직 입력되지 않은 초기상태에서는 타이머(3)의 출력Tout와 래치회로(6)의 출력S1은 모두 L레벨이고, 2K 모드가 선택된다.

리프레시 명령신호 /CBR은 신호ext./RAS와 ext./CAS의 제1 입력에 따라 활성화레벨인 L레벨로 하강한다. 이에 따라, 래치회로(6)은 타이머(3)의 출력 Tout를 래치한다. 이때 타이머(3)이 아직 리세트되지 않았으므로, 타이머(3)의 출력 Tout는 L레벨로 유지된다. 따라서, 래치회로(6)의 출력S1은 L레벨을 얻고, 2K 모드가 선택된다.

리프레시 명령신호 /CBR의 하강 부터 지연회로(7)의 지연시간 Td이 경과한 후, 타이머(3)이 리세트되고, 타이머(3)의 출력 Tout는 H레벨을 얻는다. 타이머(3)의 출력 Tout는 세트시간 Ts 후 다시 L레벨을 얻는다.

다음에, 신호 ext./RAS와 ext./CAS의 제2 입력에 따라, 리프레시 명령신호 /CBR은 L레벨로 하강한다. 이에 따라, 래치회로(6)은 타이머(3)의 출력 Tout를 래치한다. 이때 타이머(3)의 출력 Tout가 이미 L레벨로 하강하였으므로, 래치회로(6)의 출력S1은 L레벨로 유지되고, 2K 모드를 다시 선택한다. 이후의 동작은 마찬가지이다.

제4도는 리프레시 사이클시간 Tref가 세트시간 Ts와 지연시간 Td의 합 Ts+Td 보다 짧은 경우에 있어서의 어드레스 발생회로(1)의 동작을 나타낸 타이밍도이다.

신호 ext./RAS와 ext./CAS의 제1 입력에 따라, 리프레시 명령신호 /CBR이 L레벨로 하강한다. 이에 따라, 제3도에 도시한 동작의 경우와 마찬가지로, 래치회로(6)의 출력S1은 L레벨을 얻고, 타이머(3)의 출력 Tout는 지연시간 Td 후 H레벨을 얻는다.

신호 ext./RAS와 ext./CAS의 제2 입력에 따라, 리프레시 명령신호 /CBR은 L레벨로 하강한다. 이에 따라, 래치회로(6)은 타이머(3)의 출력 Tout를 래치한다. 이때 타이머(3)의 출력 Tout가 아직 L레벨이 아니므로, 래치회로(6)의 출력S1은 H레벨을 얻고, 4K 모드가 선택된다. 이후의 동작은 마찬가지이다.

이하, DRAM이 4K 모드 64ms제품인 경우에 대해 구체적으로 설명한다. 4K 모드 64ms제품인 경우, 예를 들면, 지연회로(7)의 지연시간 Td는 1μs로 설정되고, 2진 카운터(5)의 세트시간 Ts는 4K 모드 64ms제품의 리프레시 사이클시간 Tref의 규격값이 되는 16μs로 설정한다. 사용자가 설정한 리프레시 사이클시간 Tref가 17μs 보다 작은 경우에는 4K 모드에서도 메모리셀행이 충분히 리프레시 된다.

이 경우, 사용자가 설정한 리프레시 사이클시간 Tref가 17μs 보다 작으면,4K 모드가 선택되고, 규격에 따른 리프레시 동작을 실행한다. 사용자가 설정한 리프레시 사이클시간 Tref가 17μs 이상이면, 2K 모드가 설정되고, 리프레시 능력이 향상된다.

따라서, 이 DRAM에 있어서, 사용자가 라이트 및 리드시간을 얻기 위해, 리프레시 사이클시간 Tref를 규격값(=16μs) 보다 긴 값으로 설정하는 경우에도, 리프레시 사이클시간 Tref가 34μs보다 작으면 메모리셀행이 충분히 리프레시될 수 있다. 메모리셀 MC의 데이타는 소멸되지 않는다.

이하, DRAM이 2K 모드 32ms제품인 경우에 대해 구체적으로 설명한다. 2K 모드 32ms제품에 있어서, 예를 들면, 지연시간(7)의 지연시간 Td는 1μs로 설정되고, 2진 카운터(5)의 세트시간 Ts는 2K 모드 32ms제품의 리프레시 사이클시간 Tref의 규격값(=16μs)의 1/2인 8μs으로 설정된다. 사용자가 설정한 리프레시 사이클시간 Tref가 9μs 보다 작으면 4K 모드에서도 메모리셀행이 충분히 리프레시된다.

이 경우, 사용자가 설정한 리프레시 사이클시간 Tref가 9μs 이상이면, 2K 모드가 선택되고, 규격에 따른 리프레시 동작을 실행한다. 사용자가 설정한 리프레시 사이클시간 Tref가 9μs 보다 작으면, 4K 모드가 설정되고, 소비전력이 감소한다.

따라서, 이 DRAM에 있어서는 사용자가 데이타의 소멸을 방지하기 위해 리프레시 사이클시간 Tref을 필요 이상 작은 값으로 설정하는 경우에도 소비전력의 증가를 막을 수 있다.

이상, 본 발명에 대해 상세하게 설명하였지만, 요지를 벗어나지 않는 범위 내에서 변경 가능하다.

Claims

데이타의 리프레시를 필요로 하는 반도체 기억장치에 있어서, 행과 열로 배열된 여러개의 메모리셀(MC)를 포함하는 메모리어레이(45), 상기 데이타의 리프레시를 명령하는 리프레시 명령신호를 수신하고, 상기 신호의 전회 입력에서 현재의 입력까지의 리프레시 사이클시간을 검출하는 검출수단(2), 상기 검출수단(2)의 검출결과에 따라, 먼저 선택된 메모리셀행과 다른 메모리셀행을 상기 리프레시 사이클시간에 따른 수 만큼 선택하는 선택수단(71, 72, 42) 및 상기 선택수단(71, 72, 42)에 의해 선택된 메모리셀행의 데이타의 리프레시를 실행하는 리프레시 수단(46)을 포함하는 반도체 기억장치.
데이타의 리프레시를 필요로 하는 반도체 기억장치에 있어서, 행과 열로 배열된 여러개의 메모리셀(MC)를 포함하는 메모리어레이(45), 상기 데이타의 리프레시를 명령하는 리프레시 명령신호를 수신하고, 상기 신호의 전회 입력에서 현재의 입력까지의 리프레시 사이클시간과 소정의 시간을 비교하는 비교수단(2), 상기 비교수단(2)의 비교 결과에 따라, 먼저 선택된 메모리셀행과 다른 하나의 메모리셀행을 상기 소정의 시간 보다 짧은 상기 리프레시 사이클시간에 따라 선택하고, 먼저 선택된 메모리셀행과 다른 메모리셀행을 상기 소정의 시간 보다 긴 상기 리프레시 사이클시간에 따라 여러개 선택하는 선택수단(71, 72, 45) 및 상기 선택수단(71, 72, 45)에 의해 선택된 메모리셀행의 데이타의 리프레시를 실행하는 리프레시 수단(46)을 포함하는 반도체 기억장치.
제2항에 있어서, 상기 비교수단(2)는 소정의 시간 동안 상기 리프레시 명령신호를 지연하는 지연수단(7), 상기 지연수단(7)에 의해 지연된 리프레시 명령신호에 의해 리세트 되고, 리세트에서 소정의 시간이 경과할때까지는 제1 레벨로 신호를 출력하고, 그 이후에는 제2 레벨로 신호를 출력하는 타이머수단(3) 및 상기 리프레시 명령신호에 따라 상기 타이머수단(3)의 출력레벨을 래치하는 래치수단(6)을 포함하고, 상기 선택수단(71, 72, 45)는 상기 제1 레벨인 상기 래치수단(6)의 래치레벨에 따라 상기 하나의 메모리셀행을 선택하고, 상기 제2 레벨인 상기 래치수단(6)의 래치레벨에 따라 상기 여러개의 메모리셀행을 선택하는 반도체 기억장치.
제3항에 있어서, 상기 선택수단(71, 72, 45)는 상기 리프레시 명령신호에 따라 먼저 리프레시된 메모리셀행과 다른 하나의 메모리셀행을 나타내는 제1 어드레스 신호를 출력하는 신호발생수단(71), 상기 신호발생수단(71)에서 출력된 상기 제1 어드레스 신호를 수신하고, 상기 제2 레벨인 상기 래치수단(6)의 래치레벨에 따라 상기 제1 어드레스 신호를 먼저 리프레시된 메모리셀행과 다른 여러개의 메모리셀행을 나타내는 제2 어드레스 신호로 변환하는 신호변환수단(72), 상기 신호변환수단(72)에서 출력된 제1 또는 제2 어드레스 신호를 수신하고, 어드레스신호에 따라 메모리셀행을 선택하는 디코드수단(45)를 포함하는 반도체 기억장치.