KR0184633B1

KR0184633B1 - 씨피유코어

Info

Publication number: KR0184633B1
Application number: KR1019900009109A
Authority: KR
Inventors: 다나가와 고우지; 고바야시 지로; 고꾸시게 데즈야; 야나기다 노부요시
Original assignee: 고스기 노부미쓰; 오끼뎅끼 고오교오 가부시끼가이샤
Priority date: 1989-06-21
Filing date: 1990-06-21
Publication date: 1999-05-15
Also published as: US5396601A; EP0404132B1; EP0404132A2; DE69025231T2; EP0404132A3; KR910001545A; JPH0324677A; DE69025231D1

Abstract

CPU 코어는 각종 레지스터와, 데이터 및 각종 버스들간의 다른 신호들의 입력 및 출력을 제어하는 버스 제어회로를 갖는 제어회로로 구성된 내부 리소스를 구비한다. 단자군은 CPU 코어를 페리퍼럴 회로와 외부 메모리에 접속하는 복수의 단자를 구비한다. 버스는 CPU 코어에 결합된 개개의 회로들이 접속된 내부 버스와, CPU 코어와 외부 메모리간에 데이터가 입력 및 출력되도록 CPU 코어와 외부 메모리 사이에 접속된 데이터 버스와, CPU 코어와 페리퍼럴 회로간에 데이터가 입력 및 출력되도록 CPU 코어와 페리퍼럴 회로 사이에 접속된 페리퍼럴 데이터 버스를 포함한다. 내부 리소스를 구성하는 모든 회로부의 입력 및 출력단자는 내부 버스에 접속된다. 데이터와 버스들간의 다른 신호의 입력 및 출력을 제어하는 버스 제어회로는 내부 버스와 데이터 버스와, 페리퍼럴 데이터 버스에 접속된 입력 및 출력단자를 갖는다.

Description

CPU 코어

제1도는 본 발명의 실시예를 개략적으로 나타내는 CPU 코어의 블럭도.

제2도는 명령실행에 대한 제1도의 CPU 코어의 상세한 동작을 설명하는 타이밍 차트.

제3도는 제1도의 CPU 코어에 포함되는 버스 제어회로의 상세한 구조를 나타내는 블럭도.

제4도는 제3도의 버스 제어회로와 외부 메모리의 접속 처리를 나타내는 타이밍 차트.

제5도는 제3도의 버스 제어회로와 페리퍼럴(peripheral)회로와의 접속 처리를 나타내는 타이밍 차트.

제6도는 제3도의 버스 제어회로에 포함된 내부 버스와 페리퍼럴 데이터버스간의 접속 부분을 상세하게 나타낸 도면.

제7도는 제3도에 표시된 페리퍼럴 회로의 상세한 구조를 개략적으로 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 내부 리소스 11 : 내부 버스

12 : 어큐뮬레이터(Accumulator) 13 : B 레지스터

14 : 스택(stack)포인터 22 : 명령 레지스터

15 : 컨디션코드 레지스터 20 : 제어회로

16 : ALU 17H, 17L : 프로그램 카운터

21X, 21Y : 템포러리(temporary) 레지스터

23 : 명령 디코더 24 : 타이밍 제어회로

30 : 단자군(Terminal Group)

26H, 26L : 외부 메모리 어드레스 래치회로

31-1, 31-2, 32-1∼32-6 : 단자 40, 50 : 출력 래치회로

41, 51 : 출력 드라이버 42, 52 : 입력 드라이버

43 : NOR 게이트 60 : 페리퍼럴 회로

61 : 외부 메모리 AB : 어드레스 버스

DB : 데이터 버스 PAB : 페리퍼럴 어드레스 버스

PDB : 페리퍼럴 데이터 버스

본 발명은 원칩(one chip) 마이크로 컴퓨터에 적합한 CPU 코어에 관한 것으로서, 특히, 고속으로 동작하고, 칩 사이즈가 작은 CPU 코어에 관한 것이다.

본 발명이 속하는 기술분야로서, 야마다의 일본 전자 통신 기술 학회 연구자료 SSD86-92(1986) P.7∼12(문헌 1)의 8비트 플랙시블 마이크로 컨트롤러, 및 일경(日經)일렉트로닉스(1989-1) 일경맥그로힐사 CPU 코어 ASIC 시대의 막이 열리다 P.35∼43(문헌 2)에 기재된 것이 있었다.

짧은 개발기간에 페리퍼럴 회로 정합 기능을 내장한 원칩 마이크로 컴퓨터의 요구가 증가되고 있다.

그러한 요구에 맞추어, 문헌 1에서는 유저(user)의 요구에 따라 원하는 페리퍼럴 회로들이 접속될 수 있는 CPU 코어 형태의 코어소자를 제안한다. 이러한 종류의 원칩 마이크로 컴퓨터 또는 소위 ASIC 마이크로 컴퓨터 칩은 원하는 용도를 정합하는 최적의 사양을 갖게 된다.

상기 목적으로 의도된 CPU 코어는 다양한 종류의 용도에 이용된다. 그러므로, 그러한 CPU 코어는 다른 장치들 사이에서 신속한 동작처리, 확장된 설계의 자유도, 페리퍼럴 회로들의 접속의 용이도, 작은 점유면적, 넓은 동작범위(전압, 온도 등)등이 필요하다. 문헌 1은 CPU, 인터럽트 제어부, RAM과 같은 다양한 블록으로 구성되고, 고속동작을 추진하기 위해 16비트로 명령처리를 실행하는 CPU 코어의 구조이다.

그러나, 상기와 같은 구성을 갖는 CPU 코어는 해결되지 않는 몇가지 문제점이 있다. 즉, CPU 코어의 처리속도의 증가와 점유면적의 감소는 서로 상반된다.

ROM으로부터의 명령을 펫치(fetch)하고, 파이프라인 처리를 행하고, 문헌 1에 기재된 것과 같이 16비트 폭을 갖는 처리 시스템을 제공하는 것은 고속 동작을 하는데 유용한 전형적인 접근방법이다. 그러나, 그러한 모든 방법은 8비트 마이크로 컴퓨터의 하드웨어를 복잡하게 하고, 처리속도의 증가에 따라 CPU 코어의 점유면적을 증가시키게 된다.

종래의 CPU 코어는 RAM, 클럭 제네레이터, 각종의 제어회로 등을 구비하며, 그러한 내장 구성요소들의 사양에 의해 원하는 용도가 충분히 실행될 수 있다. 그러나, 상기 사양들이 유저의 요구에 맞지 않을 때, 예컨대, RAM의 수가 증가되거나 감속될 때, 또는 제어회로의 사양이 변화될 때, CPU 코어에 접속되는 페리퍼럴 회로와 CPU 코어에 적절하게 기능을 분배하고, 사양이 변경되어야 하는 CPU 코어 부분을 재설계할 필요가 있다. 따라서, 이러한 종류의 CPU 코어는 페리퍼럴 회로와의 접속의 용이성과 설계의 자유도 면에서 문제가 있다.

그러므로, CPU 코어의 구성은 페리퍼럴 회로의 설계 자유도와 칩 사이즈에 큰 영향을 준다. CPU 코어의 구성요소가 많을 때, 유저의 사양결정 가능범위는 극도로 제한되고, 칩 사이즈는 증가된다. 그 결과, CPU 코어는 상기 목적, 즉, 유저의 사양결정 가능범위가 좁아지게 된다. 만일 CPU의 구성요소 수가 상대적으로 작다면, 페리퍼럴 회로의 설계 자유도는 강화되고, 칩 사이즈는 감소될 것이다. 그러나, 그러한 CPU는 페리퍼럴 회로의 설계와 관련된 유저의 부담을 증가시키고, CPU 코어에 페리퍼럴 회로를 접속하는 CPU에 대해 다양한 노하우(know-how)를 요구한다. 이것은 ASIC 마이크로 컴퓨터의 목적인 개발 시간의 단축을 이룰 수가 없게 된다. 그러므로, 다양한 페리퍼럴 회로를 효과적으로 용이하게 접속하고, 넓은 설계 자유도를 갖는 ASIC 마이크로 컴퓨터용 CPU 코어는 아직 보고되지 않았다.

본 발명의 목적은 고속으로 동작하고, 최소의 점유면적을 차지하며, 페리퍼럴 회로의 설계 자유도가 강화되고, 페리퍼럴 회로와의 접속의 용이성을 증가시킨 CPU 코어를 제공하는데 있다.

본 발명의 CPU 코어는 각종 레지스터와, 데이터의 입력 및 출력을 제어하는 버스 제어회로와, 다른 장치들간의 각종 버스로 구성된 내부 리소스를 포함한다. 단자군은 페리퍼럴 회로와 외부 메모리에 CPU 코어를 상호 접속하는 복수의 단자를 구비한다. 버스는 CPU 코어에 결합된 개개의 회로에 접속된 내부 버스와, CPU 코어 및 외부 메모리간에 데이터가 입력 및 출력되도록 CPU 코어와 외부 메모리 사이에 접속된 데이터 버스와, CPU 코어와 페리퍼럴 회로간에 데이터가 입력 및 출력되도록 CPU 코어와 페리퍼럴 회로 사이에 접속된 페리퍼럴 데이터 버스를 포함한다. 내부 리소스를 구성하는 모든 회로부들의 입력 및 출력단자는 단자 버스에 접속된다. 버스 제어회로는 다른 장치의 버스들 사이에 입력과 출력을 제어하기 위한 내부 버스, 데이터 버스, 페리퍼럴 데이터 버스에 접속된 입력 및 출력단자를 가진다.

본 발명은 페리퍼럴 회로의 효율적인 조작을 강화시키고, 칩 사이즈를 감소시키며, 원하는 페리퍼럴 회로를 설계하는데 종래 보다 더 큰 설계 자유도를 제공할 수 있다.

본 발명에 따르면, 버스 제어회로는 상기한 바와 같이 싱글 버스 구조를 갖는 CPU의 문제점을 해결하여, 처리 속도를 증가시키고 칩 사이즈를 감소시킨다. 또한, 버스 제어회로가 페리퍼럴 데이터 버스로부터 데이터의 입력 이전에 페리퍼럴 데이터 버스를 프리차지(precharge)하고, 이것에 의해 개개의 페리퍼럴 회로는 바람직한 규모로 감속되고, 데이터 교환속도가 높아진다.

제1도를 참조하면, 본 발명을 구체화한 CPU 코어가 표시되어 있다. 도시된 바와 같이 CPU 코어는 소위 싱글 버스 구성의 단일 내부 버스(1)에 접속된 레지스터를 갖는 내부 리소스(10)를 구비한다. 제어회로(20)는 디코딩 명령에 의해 전체 CPU 코어를 관리하고, 각종 제어신호를 보낸다. 제어회로(20)는 CPU 코어의 외부와 신호를 교환한다.

내부 리소스(10)는 산술 결과와 논리연산을 기억하는 어큐뮬레이터(ACC)(12)와, 범용 작업 레지스터인 B 레지스터(13)와, 판독될 데이터의 스택 메모리 또는 유사한 기억장치의 위치를 지시하는 스택 포인터(14)와, 컨디션코드 레지스터(15)와, 산술연산 및 논리연산을 실행하는 산술 논리 유니트(ALU)(16)와, 다음 판독될 명령의 위치를 기억하는 상위 프로그램 카운터(17H) 및 하위 프로그램 카운터(17L) 등을 구비한다. 이러한 내부 리소스(10)의 모든 구성요소들은 내부 버스(11)에 접속된다.

제어회로(20)는 데이터를 임시 저장하는 탬포러리(temporary) 레지스터(21X, 21Y)와, 명령을 임시로 저장하는 명령 레지스터(22)와, 각종 제어 신호를 발생시키기 위해 명령 레지스터(22)에 있는 명령을 디코딩하는 명령 디코더(23)와, 타이밍 제어회로(24)와, 페리퍼럴 어드레스(페리퍼럴 회로의 어드레스)를 래치하는 페리퍼럴 어드레스 래치(25)와, 외부 메모리의 어드레스를 래치하는 상위 외부 메모리 어드레스 래치(26H) 및 하위 외부 메모리 어드레스 래치(26L)와, 버스 제어회로(27)를 구비한다.

타이밍 제어회로(24)는 외부로부터 입력된 리셋신호(RES) 및 클럭신호(CLK)에 의해 동작되어, 명령 실행에 필요한 타이밍 신호(

1,

4)와 CPU 코어의 각종 부분에 대한 다른 각종 제어 타이밍 신호를 차례로 발생시킨다. 또한, 타이밍 제어회로(24)는 CPU 코어와 접속된 페리퍼럴 회로 또는 유사회로를 위한 타이밍 신호인 동기신호(SYNC)와, 클럭 출력신호(CLKOUT)와, 입력 타이밍 신호(

)와, 출력 타이밍 신호(

)와, 페리퍼럴 데이터에 할당된 입력 타이밍 신호(

)와, 페리퍼럴 데이터에 할당된 출력 타이밍 신호(

)등을 외부로 보낸다. 버스 제어회로(27)는 데이터의 입력과 출력을 제어하도록 내부 버스(11)와 데이터 버스(DB)와, 페리퍼럴 데이터 버스(PDB) 사이에 접속된다.

단자군(30)은 제어입력으로서 리셋신호(RES) 및 클럭 신호(CLK)가 각각 입력되는 단자(31-1, 31-2)와, 타이밍 출력으로서 클럭 출력 신호(CLKOUT)와, 동기신호(SYNC)와, 입력 타이밍 신호(

)와, 출력 타이밍 신호(

)와, 페리퍼럴 입력 타이밍 신호(

)와, 페리퍼럴 출력 타이밍 신호(

)가 출력되는 단자(32-1∼32-6)를 갖는다. 외부와 접속하고 제1도에서 단일 블록으로 총괄하여 나타낸 단자군(30) 또한 어드레스 버스(AB)에 할당된 출력단자와, 데이터 버스(DB)에 할당된 입력 및 출력단자와, 페리퍼럴 어드레스 버스(PAB)에 할당된 출력단자와, 페리퍼럴 데이터 버스(PDB)에 할당된 입력 및 출력단자를 구비한다.

상기와 같은 구조를 갖는 CPU 코어의 동작을 제2도를 참조하여, 예로서 상대적으로 간단한 추가 명령의 실행을 취하여 설명한다.

제2도에서, 연속적인 명령 처리 사이클(Ⅰ1, Ⅰ2)은 기본 타이밍 신호(

1∼

4)에 각각 동기되어 발생하는 4개의 연속 타이밍 스테이트(S1∼S4)로 구성된다. 사이클(Ⅰ1)에서 제일 먼저 일어나는 명령 처리 사이클의 타이밍 스테이트(S4)와, 사이클(Ⅰ1)의 타이밍 스테이트(S1, S2)에서, 명령이 도시되지 않은 외부 메모리로부터 데이터 버스(DB)와, 버스 제어회로(27)와, 내부 버스(Ⅰ1)를 통하여 명령 레지스터(22)로 펫치(fetch)된다. 외부 메모리의 어드레스는 프로그램 카운터(17H, 17L)에 의해 지시되어, 어드레스 버스(AB)에 의해 외부 메모리로 입력된다.

명령 디코더(23)는 명령을 디코드하고, 디코딩 결과를 근거로 하여 CPU 코어의 각종 부분들에 대해 제어 타이밍 신호를 발생시킨다. 그후, 명령에 따른 처리가 명령 처리 사이클(Ⅰ1)의 타이밍 스테이트(S3, S4)와 다음의 명령 처리 사이클(Ⅰ2)의 타이밍 스테이트(S3)에서 그러한 제어 타이밍 신호에 응답하여 실행된다. 명령 디코더(23)가 필요로 하는 기본 타이밍 신호(

1∼

4)는 타이밍 제어회로(24)로부터 입력된다.

추가 명령이 실행되는 경우, 명령은 사이클(Ⅰ1)의 제일 처음에 일어나는 명령 처리 사이클의 타이밍 스테이트(S4)와 사이클(Ⅰ1)의 타이밍 스테이트(S1, S2)에서 펫치(fetch)되고 디코드 된다. 명령 처리 사이클(Ⅰ1)의 타이밍 스테이트(S3)에 할당된 시간(Ta)동안, CPU 코어의 외부에 접속된 도시되지 않은 페리퍼럴 회로로부터의 데이터는 페리퍼럴 데이터 버스(PDB)와, 버스 제어회로(27)와, 내부 버스(Ⅰ1)를 통하여 하나의 템포러리 레지스터(21Y)에 저장된다. 함께 추가되는 2개의 다른 데이터 중의 하나가 추가 명령의 실행 이전의 명령 실행에 의해 다른 템포러리 레지스터(21X)에 저장되었다고 가정하면, 명령 처리 사이클(Ⅰ1)의 타이밍 스테이트(S3, S4) 시간(Tc)동안, ALU(16)가 템포러리 레지스터(21Y, 21X)에 저장된 데이터를 추가한다. 명령 처리 사이클(Ⅰ1, Ⅰ2)의 타이밍 스테이트(S4, S1) 시간(Tb)동안 각각 추가 결과가 내부 버스(11)와, 버스 제어회로(27)를 통하여 페리퍼럴 데이터 버스(PDB)로 출력된다. 컨디션코드 레지스터(15)는 상기 스테이트의 추가 명령을 실행한 CPU의 컨디션을 저장한다.

페리퍼럴 어드레스 래치(25)는 도시되지 않은 페리퍼럴 회로의 어드레스를 지시하고, 이 어드레스는 페리퍼럴 어드레스 버스(PAB)를 경유하여 페리퍼럴 회로에 입력된다.

추가 명령은 상기한 바와 같이 실행된다.

동작 대상이 어큐뮬레이터(12)를 구비한 내부 리소스(10)내에 존재할 때, B 레지스터(13), 스택 포인터(14)등과, 명령 디코더(23)는 내부 리소스(10)의 주요 레지스터에 저장된 데이터가 페리퍼럴 데이터 버스(PDB)를 통하여 펫치(fetch)된 데이터 대신 판독되어, 내부 버스(11)에 공급되도록 제어신호를 보낸다. 그 후, 명령 처리 사이클은 추가 명령과 동일한 방식으로 실행된다.

그러므로, 실시예에서 페리퍼럴 데이터 버스(PDB)에 접속된 외부 페리퍼럴 회로는 타이밍에 대한 내부 리소스(10)와 동일한 방식으로 처리될 수 있다. 이것은 효과적인 페리퍼럴 회로의 조작을 강화시킬 수 있다. 게다가, 발진회로와, 정지, 중단, 및 다른 유사 중단을 실행하는 CPU 제어회로와, ROM, RAM, 인터럽회로 및 다른 각종 회로는 페리퍼럴 회로로서 CPU 코어에 접속 가능하다. 따라서, 페리퍼럴 회로는 특별한 시장 요구에 맞추어 설계할 수 있고, 이것에 의해 설계 자유도가 높아진다.

일반적으로, 싱글 버스 구조를 갖는 CPU는 칩 사이즈의 감소와 패턴 설계의 용이도를 높이고, 그러한 CPU 명령의 실행은 명령의 펫치와 이전에 펫치된 명령의 실행의 오버랩(over lap)기간 (예컨대, 제2도에 도시된 바와 같이 연속적인 타이밍 스테이트(S4,S1)에 걸쳐서 연장되는 기간 (Tb)이 발생한다. 이러한 바람직하지 못한 주기를 제거하기 위해, 명령의 펫치와 이전 명령의 실행중 어느 하나가 처리비율의 희생으로 지연되어야 한다. 이러한 견지에서 실시예의 버스 제어회로(27)는 제3도에 도시된 바와 같이 단일 구조를 갖는다.

제3도는 제1도의 CPU 코어의 버스 제어회로(27)의 상세한 구조 및 상기 회로에 결합된 배열을 나타낸다.

제3도에 도시된 CPU 코어에서 내부 리소스(10)에 포함된 개개의 레지스터 및 다른 요소들은 기본 타이밍 신호(Φ4)에 의해 제어되는 복수의 출력 드라이버(18) 각각을 통하여 8비트 내부 버스(11)에 접속된다.

내부 버스(11)에 접속된 페리퍼럴 어드레스 래치(25)의 출력은 출력 드라이버(28)를 통하여 8비트 페리퍼럴 어드레스 버스(PAB)에 접속된다. 실행되는 명령의 종류에 의존하는 프로그램 카운터(17,17L)의 출력 또는 외부 메모리 어드레스 래치회로(26H,26L)의 출력은 출력버퍼(19)를 통해 어드레스 버스(AB)에 접속된다.

버스 제어회로(27)는 내부 버스(11)와 페리퍼럴 데이터 버스(PDB)간의 데이터 교환을 제어하는 페리퍼럴 데이터 버스 제어부(27A)와, 내부 버스(11)와 데이터 버스(DB)간의 데이터 및 다른 신호의 교환을 제어하는 데이터 버스 제어부(27B)로 구성된다. 페리퍼럴 데이터 버스 제어부(27A)는 내부 버스(11)에서 페리퍼럴 데이터 버스(PDB)로 출력되는 데이터를 래치하는 출력래치(40)와, 출력래치(40)에서 래치된 데이터의 출력 타이밍을 제어하는 출력 드라이버(41)와, 페리퍼럴 데이터 버스(PDB)에서 내부 버스(11)로 입력된 데이터의 입력 타이밍을 제어하는 입력 드라이버(42)를 구비한다. 데이터 버스 제어부(27B)는 데이터 및 내부 버스(11)에서 데이터 버스(DB)로 출력되는 다른 신호를 래치하는 출력래치(50)와, 출력래치(50)에 의해 래치된 데이터 및 다른 신호의 출력 타이밍을 제어하는 출력 드라이버(51)와, 데이터 버스(DB)에서 내부 버스(11)로 입력되는 데이터 및 다른 신호의 입력 타이밍을 제어하는 입력 드라이버(52)를 구비한다.

출력래치(40)는 타이밍 스테이트(T4)와 결합된 출력 타이밍 신호(PWR·T4)에 따라서 출력 데이터를 래치한다. 한편, 출력래치(50)는 스테이트(T4)와 결합된 클럭신호(T4·CLK)에 따라서 출력 데이터를 래치한다. 출력 드라이버(41,51)는 각각 입력 타이밍 신호(

) 및 데이터 출력신호(VLW)에 의해 동작된다. 입력 드라이버(42,52)는 각각 타이밍 스테이트(T3)와 결합된 입력 타이밍 신호(PRD·T3)와 스테이트(T1)와 결합된 입력 타이밍 신호(RD·T1)에 의해 동작된다.

CPU 코어의 외부에서, 복수의 페리퍼럴 회로(60)가 도시되지 않은 버스 드라이버를 통해 페러퍼럴 데이터 버스(PDB)에 각각 접속된다. 복수의 외부 메모리(61)는 또한 도시되지 않은 버스 드라이버를 통해 각각 어드레스 버스(AB)와 데이터 버스(DB)간의 CPU 코어의 외부에 접속된다.

어드레스 디코더(62)는 페러퍼럴 어드레스 버스(PDB)상의 어드레스를 디코드하고, 각 페러퍼럴 회로(60)의 단자(

)에 디코드된 어드레스를 공급하여, 이것에 의해 페러퍼럴 회로(60)들중 하나가 선택된다. 각 페러퍼럴 회로(60)는 페러퍼럴 데이터 출력 타이밍 신호(

)가 있는 신호선에 접속된 단자(

)와, 페러퍼럴 데이터 입력 타이밍 신호(

)가 있는 신호선에 접속된 단자(

)와, 버스 드라이버를 통해 페러퍼럴 데이터 버스(PDB)에 접속된 8개의 단자(I/0)를 구비한다.

어드레스 디코더(63)는 어드레스 버스(AB)상의 어드레스를 디코드하고, 디코드된 어드레스에 의해 설계된 것들중 하나를 선택하도록, 각 외부 메모리(61)의 단자(

)에 디코드된 어드레스를 공급한다. 외부 메모리(61)는 결합된 버스 드라이버를 통해 어드레스 버스(AB)에 접속된 단자(ADDR)와, 출력 타이밍 신호(

)가 있는 신호선에 접속된 단자(

)와, 입력타이밍 신호(

)가 있는 신호선에 접속된 단자(

)와, 결합된 버스 드라이버를 통해 데이터 버스(DB)에 접속된 8개의 단자(I/0)를 구비한다.

제3도에 도시된 버스 제어회로(27)의 동작은 제4 및 제5도를 참조하여 설명한다. 특히, 제4도는 버스 제어회로(27)와 외부 메모리(61)의 어느 하나의 접속을 설명하는 타이밍 차트이고, 한편 제5도는 버스 제어회로(27)와 페리퍼럴 회로(60)의 어느 하나의 접속을 나타내는 타이밍 차트이다. 이들 도면에서, 머신사이클(M1,M2)과, 타이밍 스테이트(T1~T4)와, 프리차지 타이밍 신호(Stp)와, 페리퍼럴 어드레스(PAB)를 나타내고 있다.

제4도에 도시된 바와 같이 CPU 코어는 특정 외부 메모리(61)의 단자(OE)에 명령을 펫치하기 위한 입력타이밍 신호(

)를 공급하고, 명령은 특정 외부 메모리(61)로부터 판독된 후, 데이터 버스(DB)를 통해 버스 제어회로(27B)의 입력 드라이버(52)에 공급된다. 주목할 만한 것은 출력 드라이버(51)가 논리 1레벨인 데이터 출력신호(VLW)에 의해 하이 임피던스 상탤르 유지하기 때문에, 데이터 버스(DB)를 통해 전달된 명령은 다른 데이터와의 충돌이 방지되는 것이다.

입력 드라이버(52)에 입력된 명령은 특정 타이밍, 즉, 제4도에 도시된 바와 같이 입력 타이밍 신호(

)보다 신호폭이 더 작은 머신사이클(M2)의 타이밍 스테이트(T1)에서 내부 버스(11)로 공급된다.

이에 반해서, 내부 버스(11)상의 데이터는 다음 순서에 의해 페리퍼럴 회로(60)에 입력된다. 특히, 내부 버스(11)상의 데이터, 즉, 내부 리소스(10)의 내용은 머신사이클(M1)의 타이밍 스테이트(T4)에서 출력 드라이버(18)를 통해 출력래치(40)에 의해 래치된다. 그 후, 제5도에 도시된 바와 같이 머신사이클(M1)의 스테이트(T4)에서 다음 머신사이클(M2)의 스테이트(T1)까지의 기간에 존재하는 데이터는 유효 데이터로서, 출력 드라이버(41)를 통해 페리퍼럴 데이터 버스(PDB)로 출력된다.

따라서, CPU 코어가 페리퍼럴 회로(60)의 단자(

)로 출력 타이밍 신호(

)를 출력할 때, 페리퍼럴 데이터 버스(PDB)상의 데이터는 페리퍼럴 회로(60)에 기록된다.

그러므로, 제3도의 회로배열을 갖는 CPU 코어의 외부에서 보여지듯이, 명령의 펫치와 명령의 실행이 오버랩하고 있으나, CPU 코어내에서 출력 데이터와 명령은 각각 머신사이클(M1)의 스테이트(T4)와 머신사이클(M2)의 스테이트(T1)에서 내부 버스(11)로 공급된다. 이것은 특히 이전에 논의된 것과 같은 신호 버스 구조를 갖는 CPU에서의 오버랩 문제를 성공적으로 해결할 수 있다.

내부 버스(11)상의 데이터는 페리퍼럴 회로(60)와 동일한 방식으로 외부 메모리(61)에 입력된다. 특히, 제4도에 표시된 바와 같이 머신사이클(M1)의 스테이트(T4)에서 내부 버스(11)상에 있는 내부회로(10)의 데이터는 머신사이클(M1)의 스테이트(T4)의 하반기에서 출력된 신호(T4·CLK)에 의해 출력래치(50)로 래치된다. 래치 데이터는 다음 머신사이클(M2)의 스테이트(T2)에서 데이터 출력 신호(VLW)에 의해 동작되는 출력 드라이버(51)에 의해 데이터 버스(DB)로 입력된다. 결과적으로, 데이터 버스(DB)로 출력된 데이터는 출력 타이밍 신호(

)에 의해 외부 메모리(61)에 기록된다.

상기 언급된 버스 제어회로(27)의 구조와 타이밍으로, 낮은 명령 실행 비율 없이 특히, 싱글 버스 구조를 갖는 CPU의 문제점을 해결할 수 있다.

실시예에 따른 또 다른 특징은 다음과 같다. CPU 코어와 페리퍼럴 회로(60)의 어느 하나와의 데이터 교환은 제2도에 도시된 바와 같이 타이밍 스테이트(S3,S4)에서 실행된다. 클럭신호(CLK)가 예컨대, 타이밍 스테이트(S3,S4)의 마지막 100nsec에서 10MHz의 주파수를 갖는다고 가정하면, CPU 코어에 접속된 각종 페리퍼럴 회로(60)가 차지하는 점유 영역은 대량생산의 경우 원칩 마이크로 컴퓨터에 내장되므로, 최대한 감소된다. 특히, CPU 코어와 페리퍼럴 회로(60)의 접속의 필요조건인 고속 데이터 교환뿐만 아니라 점유 영역의 감소가 달성된다.

그러나, 페리퍼럴 데이터 버스(PDB)의 응답은 회로(60)의 부하 용량에 기인하는 접속된 페리퍼럴 회로(60) 수의 증가로 속도가 떨어지게 된다. 이 점에서, 부하용량이라는 말은 페리퍼럴 회로(60)에 접속된 버스의 배선용량과, 버스 드라이버 및 페리퍼럴 회로(60)의 입력 게이트의 용량등의 합계를 의미한다. 특히, 페리퍼럴 회로(60)내에 각각 설치되는 각 버스 드라이버는 페리퍼럴 데이터 버스(PDB)를 고속으로 충방전하기 위해, 큰 면적을 차지하는 트랜지스터에 의해 실행된다. 그러므로, 그러한 버스 드라이버는 칩 사이즈에 많은 영향을 미치는 부하용량 또는 출력용량을 갖는다.

상기 경우를 고려하여, 본 실시예는 제6도를 참조하여 설명한 것과 같이 최소의 점유 영역을 차지하며, 페리퍼럴 회로가 CPU에 고속으로 접속되도록 한 단일 회로를 더 포함한다. 이 회로는 페리퍼럴 데이터 버스(PDB)를 프리차지하기 위해 버스 제어회로(27)에 설치된다. 지금까지, 프리차지 방법은 다이나믹 RAM으로 널리 실시되었지만, 본 실시예는 설명된 구조를 페리퍼럴 버스에 효과적으로 적용한다.

제6도는 내부 버스(11)와 페리퍼럴 데이터 버스(PDB)가 제3도에 세부적으로 나타낸 버스 제어회로(27)에 어떻게 접속되는지를 나타내는 도면이다. 제7도는 다른 구조를 갖는 제3도의 각 페리퍼럴 회로를 나타내는 도면이다.

버스 제어회로(27)에서, 페리퍼럴 데이터 버스부(27A)는 내부 버스(11)와, 버스라인(PDB0~PDB7)을 갖는 8비트 페리퍼럴 데이터 버스(PDB)를 인터페이스 한다. 제6도는 내부 버스(11)에 포함되는 버스라인(11-0)과 페리퍼럴 데이터 버스(PDB)의 버스라인(PDB0)을 인터페이스 하는 페리퍼럴 데이터 버스부(27A)의 회로 부분을 나타낸다. 도시된 바와 같이, 인터페이스 회로부는 출력래치(40)의 출력단자(Q)와 프리차지 타이밍 신호(Stp)가 있는 제어선(100)에 각각 접속된 2개의 입력을 갖는 NOR 게이트(43)를 구비한다. NOR 게이트(43)의 출력은 출력 드라이버(41)와 입력 드라이버(42)를 통해 출력래치(40)의 입력단자(D)에 접속된다. 그러한 인터페이스 회로부 7개가 내부 버스의 다른 버스라인(11-1~11-7)과 페리퍼럴 데이터 버스(PDB)의 다른 버스라인(PDB1~PDB7) 사이에 더 제공된다.

제7도에 도시된 바와 같이 각각 특정 구조를 갖는 복수의 페리퍼럴 회로(60)는 페리퍼럴 데이터 버스(PDB)에 접속된다. 특히, 제7a도의 페리퍼럴 회로(60)는 페리퍼럴본체(60A)와 버스 드라이버(60B)를 구비한다. 버스 드라이버(60B)는 페리퍼럴본체(60A)의 단자(

)에 접속된 인버터(70)를 구비한다.

P채널 MOS(PMOS) 트랜지스터(71,72)와 N채널 MOS(NMOS) 트랜지스터(73,74)는 전원과 접지 사이에서 페리퍼럴본체(60A)의 단자(I/0) 및 인버터(70)의 출력에 직렬로 접속된다. 한편, 제7b도의 페리퍼럴 회로(60)는 NMOS 트랜지스터(73,74)만으로 구성된 버스 드라이버(60B-1)를 구비한다.

제5도를 다시 참조하여, 제6도 및 제7도에 도시된 회로의 동작을 설명한다. 페리퍼럴 회로(60)의 데이터 판독을 위해, CPU 코어는 입력 타이밍 신호(

)를 페리퍼럴 회로(60)의 단자(

)로 출력한다. 입력 타이밍 신호(

)에 앞서, 프리차지 타이밍 신호(Stp)가 머신사이클(M1)의 스테이트(T2)에서 NOR 게이트(43)로 입력된다. 그 후, NOR 게이트(43)의 출력은 0레벨로 바뀌고, 출력 드라이버(41)에 의해 1레벨로 반전된다. 결과적으로, 출력 드라이버(41)의 출력은 1레벨로 바뀌고, 그것에 의해 페리퍼럴 데이터 버스(PDB0)의 버스라인(PDB0)을 프리차지 기간(Tp)동안 1레벨로 프리차지한다.

상기 언급한 바와 같이 버스라인(PDB0)이 프리차지된 후, 입력 타이밍 신호(

)가 0레벨로 바뀌자마자, 데이터는 페리퍼럴 회로(60)로 판독되어, 버스라인(PDB0)을 통해 페리퍼럴 데이터부(27A)에 입력된다. 이 경우에, 입력 타이밍 신호(

)는 0레벨이고, 따라서, 출력 드라이버(41)는 하이 임피던스 상태이다. 결과적으로, 페리퍼럴 회로(60)로 판독된 데이터는 머신사이클(M1)의 타이밍 스테이트(T3)에서 다른 데이터와의 충돌 없이 입력버퍼(42)를 통해 내부 버스(11-0)로 입력된다.

상기 설명된 것과 같이, 프리차지 회로는 페리퍼럴 데이터 버스부(27A)에 설치되며, 내부 버스(11)의 동작에 영향을 주지 않고, 1레벨 신호를 페리퍼럴 데이터 버스(PDB)에만 공급되도록 하는 NOR 게이트(43) 및 출력 드라이버(41)로 구성된다.

제7a도에 도시된 바와 같이, 1레벨 신호를 출력하기 위해 PMOS 트랜지스터(71,72)와 인버터(70)를 갖는 페리퍼럴 회로(60)의 버스 드라이버(60B)를 제공하는 것이 통상적이다. 본 실시예에서, 1레벨 신호는 단일 차지회로의 기능에 따라 페리퍼럴 데이터 버스(PDB)에만 입력될 수 있으므로, 제7b도의 버스 드라이버(60B-1)의 경우와 같이 PMOS 트랜지스터(71,72)와 인버터(70)는 필요 없다. 특히, 버스 드라이버(60B-1)는 NMOS 트랜지스터(73,74)로만 실행될 수 있다.

NMOS 트랜지스터(73,74)는 0레벨 신호가 출력될 때만 온상태로 되고, 1레벨 신호가 출력될 때는 오프상태로 된다. 그러므로, 프리차지 회로는 종래의 버스 드라이버(60B)의 버스 점유 영역 및 부하용량을 1/2이하로 감소시킬 수 있다.

출력 타이밍 신호(

)와, 프리차지 타이밍 신호(Stp)와, 다른 유사 타이밍 신호들은 제2도에 도시된 기본 클럭신호(CLK) 및 기본 타이밍 신호(Φ1~Φ4)로 생성하기 쉽다.

요약하면, 본 발명에 따른 CPU 코어는 적어도 레지스터와, 전체 CPU 코어를 관리하는 제어회로와, CPU 코어를 외부에 접속하는 복수의 단자를 갖는 단자군을 포함하는 내부 리소스를 구비한다. 내부 리소스가 예외 없이 내부 버스를 통해 데이터를 교환하는 것은 페리퍼럴 회로의 효과적인 조작과, 칩 사이즈의 감소와, 다양한 시장 요구에 맞는 페리퍼럴 회로 설계를 촉진한다.

버스 제어회로는 내부 버스와, 데이터 버스와 페리퍼럴 버스 사이에 접속된다. 데이터가 CPU 코어에 입력될 때, 실질적으로 타이밍 신호의 폭은 입력 데이터에 따른 타이밍 신호의 폭보다 작게 선택된 내부 버스로 입력된다. 한편, 데이터가 출력될 때, 내부 버스상의 데이터가 래치되어 출력된다. 이러한 결합은 싱글 버스 구조를 갖는 CPU의 특수한 문제점을 제거하고, 이것에 의해 신속한 처리속도와 칩 사이즈의 감소를 이룰 수 있다. 또한, 페리퍼럴 데이터 버스로 출력되는 데이터가 펫치되기 전에, 페리퍼럴 데이터 버스가 프리차지되고, 페리퍼럴 데이터 버스에 접속된 버스 제어회로의 출력은 다음 데이터 입력의 경우 하이 임피던스 상태로 셋업된다. 이것은 각 페리퍼럴 회로를 원하는 데로 축소시키고, 고속 데이터의 교환을 실행한다.

그러므로, 본 발명은 칩 사이즈가 작고, 우수한 페리퍼럴 회로 조작능력과 전례없는 설계 자유도를 갖는 CPU 코어를 실현할 수 있다.

본 발명이 특정 실시예를 참조하여 설명되었지만, 첨부된 청구범위에만 제한되는 것은 아니다. 예컨대, 레지스터 또는 유사 회로가 제1도에 도시된 내부 리소스와 제어회로(20)에 추가될 수 있다. 단자군(30)에서 단자는 부분적으로 생략되거나 필요에 따라 추가적인 단자와 결합될 수 있다.

Claims

페리퍼럴 회로와 연결되어 페리퍼럴 회로에 데이터를 전송하며, 페리퍼럴 회로로부터 데이터를 수신하는 외부 버스와, 적어도 제1, 제2, 제3스테이트를 각각 포함하는 머신사이클을 규정하는 클럭신호에 따라서 동작하는 원칩 마이크로 컴퓨터를 구비한 시스템에 있어서, 상기 원칩 마이크로 컴퓨터는 데이터와 명령을 전송하는 내부 버스와, 상기 내부 버스에 접속되어 내부 버스상에 처리 데이터 결과를 생성하기 위해 내부 버스상의 데이터를 처리하는 데이터 처리 회로와, 상기 내부 버스에 접속되어 내부 버스로부터 수신된 명령에 따라서 상기 데이터 처리 회로를 제어하는 제어회로와, 제1스테이트에서 프리차지된 상기 외부 버스를 셋팅하는 프리차지 셋팅회로와, 제2스테이트에서 데이터를 외부 버스에서 내부 버스로 전송하는 입력 드라이버와, 상기 내부 버스에 연결되어 제3스테이트에서 내부 버스상의 데이터를 래치하는 래치회로와, 상기 래치회로에 의해 내부 버스에서 래치된 데이터를 전송하는 출력 드라이버를 구비하는 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 프리차지 셋팅회로는 제1스테이트에서 상기 외부 버스를 프리차지 하도록 하이 논리 레벨 신호를 출력하는 출력 드라이버를 셋팅하는 것을 특징으로 하는 시스템.
제2항에 있어서, 상기 프리차지 셋팅회로는 래치회로에서 래치된 데이터를 수신하는 제1입력단자와, 제1스테이트에서 프리차지 타이밍 신호를 수신하는 제2입력단자와, 상기 출력 드라이버의 입력단자에 접속되는 출력단자를 갖는 NOR 논리 게이트를 구비하는 것을 특징으로 하는 시스템.
제1항에 있어서, 제1스테이트는 각 머신사이클 내의 제2 및 제3스테이트보다 앞서는 것을 특징으로 하는 시스템.
제4항에 있어서, 상기 프리차지 셋팅회로는 제1스테이트에서 상기 외부 버스를 프리차지하도록 하이 논리 레벨 신호를 출력하는 드라이버를 셋팅하는 것을 특징으로 하는 시스템.
제5항에 있어서, 상기 프리차지 셋팅회로는 래치회로에서 래치된 데이터를 수신하는 제1입력단자와, 제1스테이트에서 프리차지 타이밍 신호를 수신하는 제2입력단자와, 출력 드라이버의 입력단자에 접속되는 출력단자를 갖는 NOR 논리 게이트를 구비하는 것을 특징으로 하는 시스템.
하나 이상의 버스를 통하여 CPU의 온칩회로 페리퍼럴에 접속 가능하고, 접속된 하나의 버스에서 다른 버스에 영향을 미치지 않고 또 다른 버스로 신호의 판독 또는 기록 동작을 할 수 있는 원칩 마이크로 컴퓨터용 CPU 코어에 있어서, CPU 코어와 페리퍼럴 회로 사이에서 디지탈 신호를 통신하기 위해 페리퍼럴 회로에 접속된 페리퍼럴 버스와, 내부 버스에 모두 접속되는 내부 버스와, 산술 논리 유니트와, 어큐뮬레이터를 구비하는 원칩 마이크로 컴퓨터 CPU 코어를 구비하고, 상기 CPU 코어는, 상기 내부 버스와 페리퍼럴 버스에 연결되고 복수의 인터페이스 회로부를 갖는 버스 제어회로를 더 구비하며, 상기 각 인터페이스 회로부는, 상기 내부 버스의 대응하는 라인 형성부에 접속되는 래치입력과 출력을 갖는 래치회로와, 상기 래치출력에 접속되는 제1입력과, 프리차지 타이밍 신호를 수신하도록 접속되는 제2입력을 갖는 논리회로와, 상기 페리퍼럴 버스의 대응 라인에 접속되는 출력과, 상기 논리회로의 출력에 접속되는 입력을 가지는 드라이버 회로와, 상기 페리퍼럴 버스의 대응 라인을 내부 버스의 대응 라인에 결합하는 선택적으로 동작 가능한 회로를 구비하고, 상기 인터페이스 회로부는, 버스 제어회로가 프리차지 신호를 수신하게 동작할 수 있고, 그에 응답해서 프리차지 기간 중에 페리퍼럴 버스선을 프리차지하여, 데이터가 페리퍼럴 버스를 통해 페리퍼럴 회로에서 인터페이스 회로부로 통신될 수 있도록 형성되어, 신호를 페리퍼럴 버스에서 내부 버스로 선택적으로 접속하며, 그것에 의해 프리차지 신호가 내부 버스를 간섭하지 않고 페리퍼럴 버스로 공급되는 것을 특징으로 하는 원칩 마이크로 컴퓨터용 CPU 코어.