KR0183176B1 - 피피엠 통신방식에서의 로직 디코딩 회로 - Google Patents

Abstract

본 발명은 PPM 통신 방식에서의 로직 디코딩을 하는 회로에 관한 것으로, PPM 통신에서 지정할 수 있는 준비시간과 시작시간을 디지털 논리적으로 디코딩하는 제1쉬프트 레지스터부와, 제1쉬프트 레지스터부에서 출력된 신호가 모두 로우신호일 때 동작신호를 출력하는 준비 검출부와, PPM 통신방식에서 데이타 송신 시작신호를 검출하는 시작 검출부와, 제2쉬프트 레지스터부와, 제2쉬프트 레지스터부에서 출력된 신호들을 PPM 통신 방식에서 지정한 신호의 길이에 따라서 디지털 로직 하이 또는 로우 신호로 변환시켜 주는 디지털 로직 변환부와, 그리고 쉬프트 레지스터를 사용한 디지털 로직 변환부로 구성된 것을 특징으로 한다.

Description

PPM 통신방식에서의 로직 디코딩 회로

제1도는 PPM 통신방식에서의 데이타 입력 신호에 대한 개념도.

제2도는 제1도에 도시되어 있는 데이타 입력신호에 대한 본 발명에 의한 PPM 통신용 로직 디코딩 회로.

제3도의 (a), (b)는 제2도에 의한 PPM신호의 디코딩 타이밍 예시도.

본 발명은 PPM 통신방식에서의 로직 디코딩을 하는 회로에 관한 것으로 특히, PPM 통신방식을 디지탈 로직으로 원활하게 변환하기 위한 것이다.

일반적으로, PPM(Pulse Position Modulation)통신은 시스템 CPU에서 폴(Poll)을 송신하면 수신부에서 이 폴을 해석하여 다시 CPU로 보내는 과정을 통하여 필요한 정보를 서로 주고 받으면서 CPU 와 수신부 서로간의 통신을 원활히 하고자 하는 것이다.

상기와 같은 방식의 PPM통신 방식에서의 PPM 통신 개념은 첨부한 제1도에 도시되어 있는 바와 같은데, 이를 간략히 설명하면, PPM통신 방식이라는 것은 전송하고자 하는 데이타에 해당하는 신호의 로우(Low) 구간의 길고 짧음에 따라 디지탈 로직의 하이(High), 로우를 구별하는 것으로써, 제1도의 데이타 비트 검출 시간에 적용이 되는 것이다.

상기 구간에서 보면 신호가 하이인 시간의 길이는 어떤 데이타이든지 같고(실제적으로 200-300μsec), 신호의 로우 구간의 길고 짧음이 조재하는데 데이타가 하이인 경우는 로우 구간의 길이가 500-1300μsec로 정해지게 되고, 데이타가 로우인 경우는 로우 구간의 길이가 100-400μsec로 정해지게 된다.

그러므로, 상기 데이타들을 논리적으로 디코딩하는 절차가 선행이 되어야 디지탈 로직에 이 PPM 통신을 접목할 수가 있는 것이다.

이를 실제적으로 구현하려면 상기 제1도와 같이 준비(Preparation) 시간 구간과 시작 검출 시간 구간이 필요하게 된다.

여기에서 준비 시간 구간은 신호가 로우인 시간의 길이가 1750μsec 이상인 경우에 해당하며, 시작 검출 시간 구간은 신호가 하이인 시간의 길이가 1300-2000μsec 이기 때문에 종래에는 이를 정확히 검출할 만한 장치 또는 구성이 없었다.

상기와 같은 필요성을 충족하기 위한 본 발명의 목적은, PPM 통신방식으로 전송된 신호를 디지탈 로직으로 원활하게 변환하기 위한 PPM 통신방식에서의 로직 디코딩 회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, PPM 통신방식에서의 로직 디코딩 회로에 있어서, PPM 통신방식으로 입력되는 준비 시간과 시작 검출시간을 디지털 논리적으로 디코딩 하는 제1쉬프트 레지스터부와, 상기 제1쉬프트 레지스터부의 각 단에서 출력된 신호가 모두 로우(low)신호일 때 나머지 각 부를 동작시킴으로써 상기 입력된 신호의 준비 시간대에서 전체 회로의 동작을 금지시켜 주는 신호를 출력하는 준비 검출부와, 상기 준비 검출부에서 출력된 신호에 따라 동작되어 상기 제1쉬프트 레지스터부에서 출력된 신호에서 미리 지정한 시간 이상으로 하이 신호가 들어오면 데이터 송신을 시작하는 신호로서 검출하는 시작 검출부와, 상기 제1쉬프트 레지스터부의 첫번째단의 플립플롭에서 시스템 동기화가 된 신호와 상기 준비 검출부 및 시작 검출부에서 출력된 신호에 의해 제어되어 상기 PPM 통신 방식으로 입력된 신호를 쉬프팅하여 출력시켜 주는 제2쉬프트 레지스터부와, 상기 준비 검출부 및 시작검출부의 각 출력신호를 받아 동작하고, PPM 통신방식의 신호 중 입력에 대해서만 로직 디코딩을 하도록 제어하는 신호(adst)에 의해 상기 제2쉬프트 레지스터부(400)에서 출력된 신호들을 상기 PPM 통신방식에서 지정한 신호의 길이에 따라 디지털 로직 신호로 변환시켜 주는 디지털 로직 변환부와, 상기 준비 검출부 및 시작검출부의 각 출력신호를 받아 동작하고, 상기 adst 신호에 의해서 상기 디지털 로직 변환부에서 출력된 디지털 로직신호를 필요한만큼 병렬 변환시켜 주는병렬 데이터 변환부로 구성된 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

제2도는 제1도에 도시되어 있는 데이타 입력 신호에 대한 본 발명에 의한 PPM 통신용 로직 디코딩 회로도이다.

그 구성은, 크게 제1쉬프트 레지스터부(100)와, 준비 검출부(200)와, 시작 검출부(300)와, 제2쉬프트 레지스터부(400)와, 디지털 로직 변환부(500)와, 그리고 병렬 데이타 변환부(600)로 구성되어 있다.

상기와 같은 구성을 상기 제1도를 참조하여 보다 구체적으로 설명하면 다음과 같다.

제1쉬프트 레지스터부(10)는, PPM 통신에서 지정할 수 있는 준비 시간과 시작 검출시간의 길이에 의해서 그 D-플립플롭의 갯수가 정해진다. 이러한 제1쉬프트 레지스터부(100)는, 레지스터의 기능을 수행하는 부분으로서 PPM 통신 방식으로 전송되어 입력되는 데이터 신호(Data In)에서 준비시간과 시작검출시간을 디지털 논리적으로 디코딩한다. 이러한 제1쉬프트 레지스터부(100)는, D-플립플롭이 다단(1F₁∼1F_m)으로 직렬 연결되고, 메인 클럭(Mclk)에 각각 연결되어 이 클럭에 따라 동작한다.

여기서, 제1쉬프트 레지스터부(400)는, 준비시간에 해당되는 즉, 어떠한 이벤트(event)도 발생하지 않는 시간대에서도 처리가 되도록 쉬프트 레지스터를 사용하므로써, 시스템에서 발생하는 잡음을 걸러주어 오동작을 방지해주는 역할을 한다. 또한 시작 검출시간에 대한 시간도 잡음에 대하여 분간하기 위한 처리 과정인데, 이 또한 쉬프트레지스터부를 통과시킨 후에 그 결과로 발생한 신호를 참조할 수가 있다.

다음으로, 준비 검출부(200)에서는, 제1쉬프트 레지스터부(100)의 각 D-플립플롭에서 출력된 신호가 모두 로우(Low)신호일 때 제1쉬프트 레지스터부(100) 이외의 플립플롭을 모두 리세트시켜 줌으로써 준비시간 구간에서는 전체회로의 동작을 금지시켜 주는 역할을 하게 된다. 이러한 준비 검출부(200)는, 상기 제1쉬프트 레지스터부(100)의 각 D-플립플롭에서 출력된 신호를 논리합하는 오어(OR)게이트(210)와, 이 오어 게이트(210)에서 출력된 신호와 리세트 신호(clr)를 받아 논리곱하는 제1앤트(AND) 게이트(220)로 구성되어 있다.

또한, 시작 검출부(300)는 PPM 통신 방식에서 데이타 송신을 시작하는 신호를 검출하는 부분으로서, 상기 제1쉬프트 레지스터부(100)의 각 D-플립플롭에서 출력된 신호들을 논리곱하는 제2앤드 케이트(310)와, 상기 준비 검출부(200)에서 출력된 신호에 따라 리세트 되고 제2앤트 게이트(310)에서 출력된 신호를 받아 시작신호를 출력하는 상기 D 플립플롭(320)으로 구성된다. 여기서는, 미리 지정한 시간 이상으로 하이 신호가 들어온다면 PPM통신을 시작시킨다. 즉, 지정된 시간 이하의 하이신호는 잡음으로 처리하여 정상동작을 시키지 말라는 제어를 할 수가 있다.

제2쉬프트 레지스터부(400)는, 제1쉬프트 레지스터부(100)의 첫단의 플립플롭에서 시스템 동기화가 된 신호와 준비 검출부(200) 및 시작 검출부(300)에서 출력된 신호에 의해 제어되어 PPM 통신 방식으로 입력된 신호를 쉬프팅하여 출력시켜 준다. 이는, 메인 클럭(Mclk)을 반전시키는 제1인버터(410)와, 상기 시작검출부(300)의 결과에 의해 제어되어 PPM 통신 방식에 의한 데이타들의 출력을 제어하는 제3앤드 게이트(420)와, 상기 제1쉬프트 레지스터부(100)의 첫번째 단의 플립플롭(1F₁)의 출력을 상기 제1인버터(410)에서 출력된 신호에 따라 출력하는 플립플롭(PF)과 이 플립플롭(PF)에서 출력된 데이타들을 상기 제3앤드 게이트(420)에서 출력된 제어신호에 따라 출력하는 상기 플립플롭(PF)에 다단으로 직렬 연결된 D-플립플롭들(2F₁, ..., 2F_n)로 구성되어 있다.

다음으로, 디지털 로직 변환부(500)는, 상기 제2 쉬프트 레지스터부(400)를 통과한 신호들이 PPM 통신 방식에서 지정한 신호의 길이에 따라 디지털 로직 하이 또는 로우 신호로 변환을 해주는 부분이다. 이는, 시작 검출부(300) 및 상기 첫번째 단 D-플립플롭(1F₁)의 각 출력과 PPM 통신방식에서 입력부와 출력부를 구분하는 신호(이하, 'adst')를 받아 PPM통신방식에 의해 입력된 신호 그 자체(제1도의 데이타 입력신호)에 맞추어 디지털 로직으로 변환이 되도록 제어하는 제4앤드 게이트(510)와, 상기 제2쉬프트 레지스터부(400)의 두번째 단부터 출력된 신호들을 부논리합하는 부논리합(NOR) 게이트(520)와, 상기 제4앤트 게이트(510)의 제어에 따라 부논리합 결과를 출력하는 플립플롭(DF)으로 구성되어 있다. 여기서, adst 신호에 의해서 PPM 통신방식의 신호중 입력에 대해서만 로직 디코딩을 하게 된다.

병렬 데이타 변환부(600)는 쉬프트 레지스터부로서, 디지털 로직 변환부(500)를 통과한 디지털 로직을 병렬화시켜주는 부분이다. 이는, 상기 첫번째 단 D-플립플롭(1F₁)의 출력을 지연시켜 동작여유 시간을 확보하기 위한 제2인버터(610)와, 이 제2인버터의 출력과 시작 검출부(300)의 출력과 상기 adst 신호를 논리곱하는 제5앤드 게이트(620)와, 상기 디지털 로직 변환부(500)에서 출력된 입력신호의 수를 상기 adst 신호에 의해서 필요한 만큼 병렬 변환시켜(P0₁, ..., P0_y-2, P0_y-1, P_y) 주기 위해 다단으로 직렬 연결된 D-플립플롭들(3F₁, ..., 3F_y)로 구성되어 있다.

이와 같은 구성에 의한 본 발명의 작용을 설명하면 다음과 같다.

제2도의 디코딩 회로에서, 메인 클럭(Mclk)의 주기가 30.52μsec라고 하면, 제1쉬프트 레지스터부(100)의 D-플립플롭 56개(1F₁-1F₅₆)를 쉬프팅 하였을 때까지도 각 플립플롭의 Q 값들 56개 모두가 로우가 되면, 상기 제1도의 준비 시간에 해당하는 조건을 만족하게 된다.

그러므로, 이 56개를 준비 검출부(200)의 오어 게이트(210)에서 논리합한 값(ORm의 동작 결과 값)이 로우가 된 때에, 시작 검출부(300)의 플립플롭(SF), 제2쉬프트 레지스터부(400)의 플립플롭들(2F₁, ..., 2F_n), 디지털 로직 변환부(500)의 플립플롭(DF), 병렬 데이타 변환부(600)의 플립플롭(3F₁, ..., 3F_y)을 리세트시켜 놓음으로써 상기 제1도에 있는 준비 시간 뒤의 신호들을 처리할 준비를 하게 한다.

이들(2F, 3F, SF, DF 플립플롭들)을 모두 리세트 동작을 하도록 하게 하기 위하여 오어 게이트(210)의 동작결과와 클리어(clr) 신호를 제1앤드 게이트(220)에서 논리곱하여 제2쉬프트 레지스터부(400)의 플립플롭(2F₁-2F_x), 병렬 데이타 변환부(600)의 플립플롭(3F₁-3F_y), 시작 검출부(300)의 플립플롭(SF), 디지털 로직 변환부(500)의 플립플롭(DF; 530) 모두에 적용하여 준다.

시작 검출부(300)의 제2앤드 게이트(310)의 동작과 관련하여 설명을 하면, 상기 제1쉬프트 레지스터부(100)의 플립플롭 1F₁-2F_n까지 n개의 모든 플립플롭의 결과값이 하이라면(실제적으로 1300μsec 이상의 조건을 Mclk 30.52μsec를 적용하여 이를 만족하는 조건은 1F 플립플롭 43개를 사용했을 경우임.) 이는제1도의 시작 검출 시간에 해당하는 구간으로 해석이 되는 것이다.

이때, 시작 검출부(300)내 플립플롭(SF; 320)의 결과를 상기 오어 게이트(210)의 결과가 로우가 되어 플립플롭(320)을 리세트시킬 때 까지 하이로 유지하게 함으로써 이 조건이 충족되었을 때만(플립플롭(SF)의 결과가 하이로 유지될 때) 제2쉬프트 레지스터부(400)의 플립플롭들(2F₁-2F_x), 병렬 데이타 변환부(600)의 플립플롭(3F₁-3F_y), 디지털 로직 변환부(500)의 플립플롭(DF; 530)의 기능을 수행하게 할 수가 있는 것이다.

이렇게 되면 제1도의 데이타 비트 검출 시간에서 수행하는 데이타에 대한 로직 디코딩에 대한 준비환경이 갖추어진 것이다.

이제, 제2쉬프트 레지스터부(400)의 플립플롭들(2F₁-2F_x)의 작용을 기술한다.

위의 준비환경이 갖추어 진 상태에서 데이타 입력을 상기 제1쉬프트 레지스터부(10)의 플립플롭(1F₁)을 통하여 한 번 걸러준(Setup or Hold Violation Protection 기능을 수행한) 결과를 다시 제2쉬프트 레지스터부(400)의 플립플롭(PF)을 통하여 1/2 메인 클럭의 시간 만큼의 여유를 제1인버터(410)에 의해서 확보하게 한 다음(PF 플립플롭의 결과로) 이 결과가 제2쉬프트 레지스터부(400)의 플립플롭(2F₁-2F_x)을 통과하게 하는 것이다.

이렇게 플립플롭들(2F₁-2F_x)의 결과가 x개 모두 로우이면 이를 디지털 로직 변화부(500)의 노어 게이트(520)에서 부논리합(NOR)하여 그 결과를 하이로 만들어 줄 수가 있는 것이다.

이 동작을 제1도의 시작 검출이 이루어 지고 난 뒤에 처리 하기 위하여 제2쉬프트 레지스터부(400)의 제3앤드 게이트(420)를 거친 신호를 플립플롭들(2F₁-2F_x)의 클록을 사용한다.

이렇게 처리를 하였을 때 30.52μsec 메인 클럭을 적용한 경우에 제1도의 데이타 입력의 데이타 비트 검출 시간 구간의 로우 신호의 길이가 457.8μsec 이상으로 길게 하려면(즉, 논리적으로 하이로 디코딩되게 하려면) 이 플립플롭들(2F₁-2F_x)의 갯수를 15개로 하면 된다.

이렇게 하면 한편으로 100-400μsec의 시간에 해당하는 것은 언제나 로직 로우로 디코딩하여 줄 수 있는 것이다.

여기까지는 노어 게이트(520)의 결과이고, 이들을 데이타 입력으로 들어오는 신호의 상승 에지와 상기 플립플롭(SF; 320)이 하이로 유지하여 주는조건(이것 역시 위와같이 제1도의 시작 검출이 이루어 지고 난 뒤에 처리하기 위함)을 제4앤드 게이트(510)에서 논리곱하여 그 논리곱한 결과로써 디지털 로직 변환부(500)의 플립플롭(530)을 클럭하여 다음란으로 넘긴다.

이 결과가 데이타 입력의 데이타 비트 검출 시간구간으로 들어 오는 데이타들을 디코딩한 것인데, 이들을 별렬 데이타로 변환시켜 주는 곳이 병렬 데이타 변환부(600)의 플립플롭들(3F₁-3F_y)의 동작에 의해서 이루어 지는것이다.

이를 좀더 여유있게 병렬 데이타로 바꾸어 주기 위하여 데이타 입력을 통하여 들어 오는 신호를 제2인버터(610)를 통과하게 한 신호와 역시 시작 검출부(300)의 플립플롭(SF; 320)의 결과와 adst 신호를 제5앤드 게이트(620)에서 논리곱하여 이 논리곱된 신호를 이용하여 플립플롭들(3F₁-3F_y)을 클럭함으로써 제2도의 y개의 출력(P0₁, ..., P0_y)까지를 차례대로 얻게 되는 것이다.

여기에서는 이 y개의 데이타를 PPM통신의 수신부에 입력 데이타로 사용하는 경우를 보였는데, 이 PPM통신의 y개 데이타 이후에 들어오는 신호들은 그들의 하강 에지에 맞추어서 필요한 데이타들을 필요한 갯수만큼 다시 CPU쪽으로 전송을 하게 되므로 이 y개 이후의 데이타 입력 신호는 더 이상 수신부의 입력용 데이타가 아니므로 이후의 신호들에 대해서는 더 이상의 로직 디코딩 절차가 필요하지 않다.

그러므로 제1도의 데이타 입력의 비트 검출 시간의 y개 이후에 들어오는 신호들에 대해서는 이들을 로우 상태로 간주하게 하는 adst신호(y개의 데이타가 입력될 때까지는 하이상태이고 그 이후에는 로우상태를 그 다음 폴(Poll)이 들어올 때까지 유지하는 것임.

다음 폴의 시작 검출 시간을 검출하게 되면 이 adst 신호는 하이로 되고 이후 y개의 데이타를 입력으로 받을 때까지 역시 하이로 유지시켜 주게 된다.)에 따라 제4앤드 게이트(510) 및 제5앤드 게이트(620)가 논리곱하므로써, 로직 디코딩기능을 막아주게 되는 것이다.

즉, PPM 방식의 신호가 디지탈 로직으로 바뀌어 지는 예를 첨부한 제3도를 참조하여 살펴보면, PPM 방식으로 된 데이타입력(첨부한 제3도의 (a)참조)이 제2도에 도시되어 있는 회로로 들어와서 디코딩된 결과는 첨부한 제3도의 (b)에 도시되어 있는 바와 같이 되어야 한다.

도면부호 '2'의 구간은 데이타 입력 신호(PPM 방식의 신호)의 로우 구간이 길기 때문에 디지탈 로직 하이로 디코딩이 되어야 하고, 도면부호 '3', '4'의 구간은 데이타 입력 신호(제3도의 (a)참조)의 로우 구간이 짧기 때문에 디지탈 로직 로우로 디코딩이 되어야 한다.

이와 같은 요령으로 도면부호 '5', '6'의 로우 구간은 길기 때문에 디지탈 로직 하이로 디코딩이 되어야 하고, 도면부호 '7'의 로우 구간은 짧기 때문에 디지탈 로직 로우로 디코딩이 되어야 하고 도면부호 '8'의 로우 구간이 길기 때문에 디지탈 로직 하이로 디코딩이 되어야 한다.

즉 PPM 통신방식이라는 것은 하나의 비트를 표현함에 있어 위의 데이타 입력 신호 표현과 같이 로우 구간의 길고 짧음에 따라 하이, 로우를 표현하는 통신방식인 것이다.

여기에서, 데이타 입력 신호의 하이 구간의 길이는 일정하게 해 주는 것이다.

단, 도면 부호 '1'의 구간은 시작 비트를 나타낸다.

그러므로, 본 발명에 의해 위의 경우가 로직 디코딩 된 결과는 아래와 같이 표현이 된다.

이 표현에 의하면 데이타 입력의 하강 에지에서 본 발명에 의한 디코딩 절차에 의한 디지탈 로직의 결과가 나타나게 되는 것을 보여 준다.

즉 도면부호 '2'∼'8' 구간의 디코딩되기를 원하는 디지탈 로직의 값은 이를 차례대로 표현하면 H(igh), L(ow), L, H, H, L, H인데 이는 제3도의 (b)에 도시된 (i), (h), (g), (f), (e), (d), (c)의 순서로 타이밍도의 마지막 시간대에 그 값이 디코딩이 되었음을 보여준다.

여기서는 7개의 플립플롭의 예를 든 것으로서, (i)는 3F₇플립플롭의 Q 신호, (h)는 3F₆플립플롭의 Q 신호, (g)는 3F₅플립플롭의 Q 신호, (f) 3F₄플립플롭의 Q 신호, (e) 3F₃플립플롭의 Q 신호, (d) 3F₂플립플롭의 Q 신호, (c) 3F₁플립플롭의 Q 신호이다. 또한 (a)는 디지털 로직 변환부(500)의 DF 플립플롭(530)의 Q신호이고, (b)는 DF 플립플롭의 D 신호를 나타낸다.

상기와 같이 동작하는 본 발명의 효과로는 PPM 통신방식을 채택하는 시스템에서 디지탈 로직과의 접목을 가능하도록 하여 주는 것이며, 위와 같은 용도를 채택하고자 하는 다른 시스템에서도 그 디코딩이 필요한 경우에 적용이 가능하도록 하여 주는 것이다.

Claims (1)

1. PPM 통신방식으로 입력되는 준비 시간과 시작 검출 시간을 디지털 논리적으로 디코딩하는 제1쉬프트 레지스터부(100)와, 상기 제1쉬프트 레지스터부(100)의 각 단에서 출력된 신호가 모두 로우(low)신호일 때 나머지 각 부를 동작시킴으로써 상기 입력된 신호의 준비 시간대에서 전체 회로의 동작을 금지시켜 주는 신호를 출력하는 준비 검출부(200)와, 상기 준비 검출부(200)에서 출력된 신호에 따라 동작되어 상기 제1쉬프트 레지스터부(100)에서 출력된 신호에서 미리 지정한 시간 이상으로 하이 신호가 들어오면 데이터 송신을 시작하는 신호로서 검출하는 시작 검출부(300)와, 상기 제1쉬프트 레지스터부(100)의 첫단의 플립플롭에서 시스템 동기화가 된 신호와 상기 준비 검출부(200) 및 시작검출부(300)에서 출력된 신호에 의해 제어되어 상기 PPM 통신 방식으로 입력된 신호를 쉬프팅하여 출력시켜 주는 제2쉬프트 레지스터부(400)와, 상기 준비검출부 및 시작검출부의 각 출력신호를 받아 동작하고, PPM 통신방식의 신호중 입력에 대해서만 로직 디코딩을 하도록 제어하는 신호(adst)에 의해 상기 제2쉬프트 레지스터부(400)에서 출력된 신호들을 상기 PPM 통신방식에서 지정한 신호의 길이에 따라 디지털 로직 신호로 변환시켜 주는 디지털 로직 변환부(500)와, 상기 준비 검출부 및 시작검출부의 각 출력신호를 받아 동작하고, 상기 adst 신호에 의해서 상기 디지털 로직 변환부(500)에서 출력된 디지털 로직신호를 필요한 만큼 병렬 변환시켜 주는 병렬 데이터 변환부(600)로 구성된 것을 특징으로 하는 PPM 통신방식에서의 로직 디코딩 회로.