KR0174772B1 - 신호전송회로 및 신호전송방법 - Google Patents

Abstract

메인클록의 1주기중 전반에서는, 한쪽의 멀티플렉서는 신호 Ain을 선택하고, 다른쪽의 멀티플렉서는 반전신호 /Ain을 선택한다. 따라서, 신호 Ain에 할당된 신호선에는 신호 Ain이, 신호 Bin에 할당된 신호선에는 신호 /Ain이 송출되고, 신호 Ain의 차동전송이 행해진다. 메인클록의 1주기중 후반에서는, 상기 한쪽 멀티플렉서는 반전신호 /Bin을 선택하고, 상기 다른쪽의 멀티플렉서는 신호 Bin을 선택한다. 따라서, 신호 Ain에 할당된 신호선에는 반전신호 /Bin이, 신호 Bin에 할당된 신호선에는 신호 Bin이 송출되고, 신호 Bin의 차동전송이 행해진다. 이로써, 배선수의 증가를 초래하지 않고 차동전송을 가능하게 할 수 있으므로, 소진폭 데이터 전송에 의해 소비전류가 감소한다.

Description

신호전송회로 및 신호전송방법

제1도는 본 발명의 제 1실시예를 나타내는 회로도.

제2도는 본 발명의 제 1실시예에서 리시버의 세부를 나타내는 회로도.

제3도는 본 발명의 제 1실시예의 신호전송측의 동작 타이밍도.

제4도는 본 발명의 제 1실시예의 신호수신측의 동작 타이밍도.

제5도는 본 발명의 제 1변형예를 나타내는 회로도.

제6도는 본 발명의 제 2변형예의 동작 타이밍도.

제7도는 본 발명의 제 2변형예를 나타내는 회로도.

제8도는 본 발명의 제 2변형예의 동작 타이밍도.

제9도는 본 발명의 제 3변형예를 나타내는 회로도.

제10도는 본 발명의 제 3변형예의 동작 타이밍도.

제11도는 본 발명의 제 4변형예를 나타내는 회로도.

제12도는 본 발명의 제 5변형예를 나타내는 회로도.

제13도 (a)는 종래예에서 2개 신호선상의 신호파형을 나타내는 도면.

제13도 (b)는 본 발명 제 5변형예에서 2개 신호선상의 신호파형을 나타내는 도면.

제14도는 본 발명의 제 2실시예를 나타내는 도면.

제15도는 본 발명의 제 2실시예에서 리시버의 세부를 나타내는 회로도.

제16도는 본 발명의 제 2실시예의 신호전송측의 동작 타이밍도.

제17도는 본 발명의 제 3실시예를 나타내는 회로도.

제18도는 본 발명의 제 3실시예의 신호전송측의 동작 타이밍도.

제19도는 본 발명의 제 3실시예의 효과 설명도.

제20도는 본 발명의 제 3실시예에서 종래와 동일한 데이터 전송속도를 확보할 수 있는 차동진폭전압의 최소한계를 나타내는 설명도.

제21도는 본 발명의 제 4실시예를 나타내는 회로도.

제22도는 본 발명의 제 4실시예의 신호전송측의 동작 타이밍도.

제23도는 본 발명 제 3 및 제 4실시예와, 종래의 단선전송 및 종래의 차동전송에서 소비전력을 비교한 도면.

제24도는 종래예를 나타내는 회로도.

제25도는 종래예의 동작 타이밍도.

제26도는 본 발명의 제 2변형예의 다른 동작 타이밍도.

제27도는 본 발명의 제 2변형예의 또 다른 동작 타이밍도.

제28도는 신호생성회로의 제 1변형예를 나타내는 회로도.

제29도는 신호생성회로의 제 1변형예의 동작을 나타내는 설명도.

제30도는 신호생성회로의 제 2변형예를 나타내는 회로도.

제31도는 신호생성회로의 제 2변형예의 동작을 나타내는 설명도.

제32도 (a)는 본 발명 효과의 정도를 시험계산하기 위한 칩상의 레이아웃 구성을 나타내는 도면.

제32도는 (b)는 제32도 (a)조건하에서 본 발명에 의해 신호선의 배선영역을 축소할 수 있는 효과를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 제 1신호선 2 : 제 2신호선

3, 4 : 드라이버 5, 6 : 리시버

11, 12 : 인버터 13, 14 : 멀티플렉서

17, 18 : 스위치 21 : 비교회로

25∼28 : 시프트 레지스터 30, 31 : 절환스위치

35 : 지연소자.

[기술 분야]

본 발명은 신호전송회로 및 신호전송방법에 관한 것으로, 특히, 1개의 반도체칩 내부, 또는 2개의 반도체칩 상호간에 소정의 블록에 동기하여 병렬로 다수의 신호를 전송하는 메모리회로 또는 마이크로프로세서 등에 있어서 신호를 전송하는 경우의 개량에 관한 것이다.

[종래 기술]

종래, 병렬신호처리를 행하는 마이크로프로세서, 또는 메모리회로, 예를 들어 화상메모리, 싱크로나이스.다이내믹.랜덤.액세스.메모리(SDRAM), 스태틱.랜덤.액세스.메모리(SDRAM) 등에서는 신호선의 구동, 즉 신호의 전송에 대한 다음의 기본구성이 채용된다.

이 기본구성을 제24도에 나타낸다. 제24도에 있어서, 100 및 101은 각각 단선을 구성되는 신호선, 102 및 103은 상기 각 신호선에 신호를 전송하기 위해 예컨대 인버터로 구성된 드라이버, 104 및 105는 각 신호선의 신호를 받는 예컨대 인버터로 구성된 리시버이다.

상기 종래 구성의 동작을 제25도에 따라 설명한다. 클록 MCLK에 동기하여 병렬신호를 전송하는 경우, 상기 클록 MCLK의 상승 에지 또는 하강에지(제25도에서는 상승 에지)로 입력을 인출함과 동시에, 이 타이밍으로 동시에 드라이버 (102)(103)를 활성화시켜 각 신호선(100)(101)을 구동한다. 또 상기, 각 신호선(100)(101)의 신호를 클록 MCLK의 상승 에지 또는 하강 에지(제25도에서는 상승 에지)로 각 리시버(104)(105)를 활성화시켜 그 신호선의 신호를 검지한다.

그러나, 상기 종래의 구성에서는 각 신호선(100)(101)이 단선이므로, 그 신호선의 신호로서의 정보는 각 신호선 변화후의 전위와, 대응하는 리시버 신호식별용의 기준임계값전압과의 전위차이고, 따라서, 전원 잡음등을 고려하면 상기 각 신호선의 전위진폭은 크게할 필요가 있고, 그 결과 신호의 전송에 많은 소비전력을 요한다. 또, 각 신호선의 배선용량과 저항의 곱으로 결정되는 배선지연의 영향을 강하게 받는다. 따라서, 상기 종래의 구성에서는 저속임에도 불구하고 큰 전력을 소비하는 결점이 있었다.

그래서, 종래, 상기 구성의 결점을 해소하기 위하여, 각 신호선(100)(101)의 수와 같은 수의 다른 신호선을 설치하고, 각 신호선의 신호 전송시에는 대응하는 다른 신호선 사이에서 신호를 차동전송하는 구성이 채용되고 있다.

그러나, 이 구성에서는 신호선의 전위진폭을 작게할 수 있으므로, 저소비전력화(POWER SAVING)가 가능한 반면, 신호선 개수가 증가하고, 따라서, 화상메모리 등에서의 병렬비트수가 「64」,「128」등으로 증대하면 칩 면적의 증가 및 높은 가격을 초래하므로 소형이고 저가격을 목표로 하는 회로에는 적용할 수 없는 결점이 있었다.

[발명의 개요]

본 발명의 목적은, 신호선 개수가 많은 신호전송회로에서도 신호선을 공용함(WIRE SAVING)으로써, 신호선 개수의 증대를 초래하지 않고 영역축소(AREA SAVING)와 동시에 차동전송을 실현하여, 소진폭 전송에 의한 저소비전력화(POWER SAVING)를 소형이고 저가격으로 달성하는 신호전송회로 및 신호전송방법을 제공하는 것에 있다.

상기의 목적을 달성하기 위하여, 본 발명에서는 복수개의 신호선을 2개의 신호선으로 이루어지는 각조로 나누고, 1조를 구성하는 2개의 신호선에서, 이 양 신호선에 대응하는 2개의 신호를 동시에 전송시키지 않고, 클록 1주기내의 전반에서 한쪽의 신호를, 후반에서 다른쪽의 신호를 전송하도록 하고, 상기 클록의 전반에서 한쪽의 신호를 전송할 때 이 신호를 상기 1조를 구성하는 2개의 신호선을 이용하여 차동전송하고, 마찬가지로, 클록의 후반에서 다른쪽의 신호를 전송할 때에 이 신호를 상기 1조를 구성하는 2개의 신호선을 이용하여 차동전송하는 구성으로 한다.

즉, 본 발명의 신호전송회로는, 전송할 제 1 및 제 2신호를 제 1 및 제 2신호선을 이용하여 전송하는 신호전송회로이고, 상기 제 1신호와는 시간적으로 일치하지 않은 제 1불일치 신호를 생성하는 제 1신호생성회로와, 상기 제 2신호와는 시간적으로 일치하지 않은 제 2 불일치 신호를 생성하는 제 2신호생성회로와, 상기 제 1 및 제 2신호와 상기 제 1 및 제 2신호와 상기 제 1신호 및 제 1불일치 신호의 조, 및 상기 제 2신호 및 제 2불일치 신호의 조중 어느 한조를 선택하고, 이 선택한 조를 구성하는 2개의 신호를 차동신호로서 상기 제 1 및 제 2신호선에 전송하는 선택수단을 구비한 것을 특징으로 한다.

또한, 본 발명의 신호전송방법은, 전송할 제 1 및 제 2신호를 제 1 및 제 2신호선을 이용하여 전송하는 신호전송방법이고, 상기 제 1 및 제 2신호를 받은 후, 상기 제 1 및 제 2신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 1신호를 차동신호로서 상기 제 1 및 제 2신호에 송출하고, 그 후, 상기 제 2신호와는 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 2신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 것을 특징으로 한다.

더욱이, 본 발명은 상기 신호전송방법에 있어서, 제 1신호 및 그 불일치 신호의 조와, 제 2신호 및 그 불일치 신호의 조가 서로 전송되는 경우에는 제 1신호 및 그 불일치 신호는 클록 1주기의 전반 기간에 송출되고, 제 2신호 및 그 불일치 신호는 상기 클록 1주기의 후반 기간에 송출되는 것을 특징으로 한다.

이상의 구성에 의해, 본 발명에서는 2종류의 신호를 2개의 신호선을 사용하여 전송하는 경우에, 한쪽의 신호를 2개의 신호선을 이용하여 차동전송하고, 그 후, 다른쪽의 신호를 상기 2개의 신호선을 이용하여 차동전송하므로, 물리적으로 신호선 개수가 배로 증가되는 것을 초래하지 않고 차동전송이 실현되며, 화상메모리 자체나 병렬신호처리를 행하는 2개의 마이크로프로세서 사이의 신호전송계 면적이 유효하게 축소된다.

더욱이, 본 발명에서는 1클록의 전반 기간에 제 1신호를 차동전송하고, 후반 기간에 제 2신호를 차동전송하므로, 1클록으로 2신호를 동시 전송하는 경우와 동일한 전송속도가 확보된다. 본 발명의 상기 목적과 신규한 특징은 다음의 상세한 설명을 첨부도면과 대조하여 읽으면 보다 완전하게 명확해질 것이다.

[실시예]

이하, 본 발명에 대해 바람직한 각 실시예를 첨부도면에 따라 실행한다.

[제 1실시예]

제1도는 본 발명 제 1실시예의 신호전송회로의 개념도를 나타낸다. 제1도에 있어서, Ain은 전송해야할 제 1신호, Bin은 전송해야할 제 2신호, 1은 제 1신호선, 2는 제 2신호선, 신3호전송을 차동전송으로 행하는 조를 구성한다. 3은 상기 신호선(1)을 구동하는 1입력. 1출력의 제 1드라이버, 4은 상기 신호선(2)을 구동하는 1입력. 1출력의 제 2드라이버, 5 및 6은 상기 신호선(1)(2)의 양 신호를 차동정보로서 인출하여 검출증폭하는 차동입력. 차동출력형의 제 1 및 제 2리시버(신호수신회로)이다.

또한, 10은 상기 각 신호선(1)(2)에 대응하는 신호 Ain, Bin의 레벨(「H」,「L」)을 인식하는 버퍼, 11은 인버터(제 1신호생성회로), 12도 인버터(제 2신호생성회로), 13는 멀티플렉서(제 1선택수단), 14도 멀티플렉서(제 2선택수단)이다.

한쪽의 멀티플렉서(13)는 신호 Ain과, 인버터(12)의 반전신호 /Bin(제 2신호 Bin과 시간적으로 일치하지 않은 제 2불일치 신호)을 입력하고, 다른쪽의 멀티플렉서(14)는 신호 Bin과, 인버터(11)의 반전신호 /Ain(제 1신호 Ain과 시간적으로 일치하지 않은 제 1불일치 신호)를 입력한다. 메인클록 MCLK이 상승 에지로, 한쪽의 멀티플렉서(13)는 신호 Ain을, 다른쪽의 멀티플렉서(14)는 그 반전신호 /Ain을 각각 선택하여 출력하고, 메인클록 MCLK의 하강 에지로, 다른쪽의 멀티플렉서(14)는 신호 Bin을, 한쪽의 멀티플렉서(13)는 그 반전신호 /Bin을 각각 선택하여 출력한다.

상기 드라이버(3)(4)는 제 1전위 Vu가 공급되는 제 1공급단자(3a)(4a)와, 상기 제 1전위 Vu 보다도 낮은 전위의 제 2전위 Vb(Vb Vu)가 공급되는 제 2 공급단자 (3b)(4b)를 갖고, 대응하는 멀티플렉서(13)(14)의 신호가 「H」레벨일 때 고전위 Vu 신호를 출력하고, 「L」레벨일 때 저전위 Vb 신호를 출력한다. 드라이버(3)(4)의 출력진폭전압 Vu-Vb는 전원전압보다도 작게 설정된다. 따라서, 양 드라이버(3)(4)는 제 1신호선(1) 및 제 2신호선(2)의 각 진폭전압을 전원전압 Vcc미만의 소진폭값(Vu-Vb)으로 제어하는 전압제어수단을 구성한다.

상기 리시버(5)(6)는 차동입력. 차동출력형의 리시버이고, 아울러 상기 2개의 신호선(1)(2)에 접속된다. 리시버(5)(6)의 전 단에는 각각 스위치(17)(18)가 배치되고, 한쪽의 스위치(17)는 메인클록 MCLK를 제어신호로 하여 동작하고, 메인클록 MCLK의 「H」레벨시에 닫힌다. 다른쪽의 스위치(18)는 메인클록 MCLK의 반전 신호 /MCLK를 제어신호로 하여 동작하고, 메인클록 MCLK의 「L」레벨시에 닫힌다.

따라서, 양 리시버(5)(6)는 교대로 2개의 신호선(1)(2)의 신호를 수신하여 인터리브로 출력동작한다. 각 리시버(5)(6)는 같은 구성이고, 그 내부 구성은 한쪽의 리시버(5)에 관해 제2도에 상세하게 나타난 바와 같이, 전원전압 Vcc가 인가됨과 동시에, 접지되고(도면중 ∇로 표시함), 또 전압-전류변환회로(5a)와 플립플롭회로(5b)를 갖고, 상기 2개의 신호선(1)(2) 사이의 전위차를 전원전압 Vcc와 접지전압 Vss로 레벨변환시킨다. 게다가, 리시버(5)에서의 5c, 5d는 메인클록의 반전신호 /MCLK에 의해 닫히고, 2개의 신호선(1)(2)의 신호 비입력시에 2개의 차동출력선 Aout를 프리챠지하기 위한 스위치이다. 다음에, 본 실시예의 동작을 제3도 및 제4도의 타이밍도에 기초하여 설명한다. 제3도에서, 메인클록 MCLK의 상승 에지로 신호Ain이 인출되면 한쪽의 멀티플렉서(13)는 그 신호 Ain을, 다른 멀티플렉서(14)는 그 반전신호 /Ain을 각각 출력한다. 한편, 메인클록 MCLK의 하강 에지로 신호 Bin 인출되면 한쪽의 멀티플렉서(13)는 반전신호 /Bin을, 다른쪽의 멀티플렉서(14)는 그 신호 /Bin을 각각 출력한다.

따라서 메인클록 MCLK의 1주기 전반에서는 신호 Ain에 할당된 신호선(1)에는 신호 Ain과 같은 신호 At가, 다른 신호선(2)에는 반전신호 /Ain과 같은 신호 Bt가 각각 전송되고, 메인클록 MCLK의 1주기 후반에서는 신호 Bin에 할당된 신호선(2)에는 신호 Bin과 같은 신호 Bt가, 나머지 신호선(1)에는 그 반전신호 /Bin과 같은 신호 At가 각각 전송된다. 따라서, 1조의 신호선(1)(2)의 신호 At, Bt의 전위차는 상기 드라이버(3)(4)의 출력진폭전압 Vu-Vb이고, 전원전압 Vcc보다도 작다

한편, 리시버(5)에서는 제4도에 나타난 바와 같이, 메인클록 MCLK의 상승 에지로 신호선(1)(2)의 양 신호를 교대로 차동신호로서 인출하고, 그 양 신호의 전위차 Vu-Vb를 전원전압 Vcc와 접지전압 Vss의 전위차 Vcc-Vss로 증폭하고, 이 증폭신호를 차동신호 Aout로서 출력한다. 또 메인클록 MCLK의 하강 에지에서는 제4도에 나타난 바와 같이, 리시버(6)가 신호선(1)(2)의 양 신호를 교대로 차동신호로서 인출하고, 그 양 신호의 전위차 Vu-Vb를 전원전압 Vcc와 접지전압 Vss의 전위차 Vcc-Vss로 증폭하고, 이 증폭신호를 차동신호 Bout로서 출력한다.

그런데, 드라이버(3)(4)의 출력진폭전압은 2종류 전압의 전위차 Vu-Vb로 결집되므로, 각 신호선(1)(2)의 신호 At, Bt의 진폭은 전원전압 Vcc보다도 작은 전위차이고 작은 진폭이지만, 신호선(1)으로 신호 At를 전송할 때에는 다른쪽의 신호선 (2)에 반드시 자기자신(신호 At)과 전기적으로 다른 정보(즉, 본 실시예에서는 반전신호 /At)가 전송되고 있고, 리시버(5)가이 2개의 신호선(1)(2)의 신호 At, /At를 차동으로 검지하므로, 작은 진폭이라도 잡음마진이 충분히 크게 확보되고, 신호 At가 리시버(5)로 실수없이 검출된다. 신호 Bt의 수신에 대해서도 마찬가지이다.

또한, 리시버(5)(6) 자체는 메인클록 MCLK에 동기하여 동작하고, 메인클록 MCLK의 배속으로는 동작할 필요가 없으므로 안정하면서 고감도인 동작이 가능하다.

더욱이, 리시버는 본 실시예와 같은 1조의 신호선(1)(2)에 병렬로 2개 배치할 필요는 없고, 1개라도 된다.

[제 1변형예]

제5도는 신호전송측의 제 1변형예를 나타낸다. 본 변형예에서는 한쪽의 멀티플렉서(제 1선택수단)(13')는 버퍼(10)의 신호 Ain, Bin을 받고, 다른쪽의 멀티플렉서(제 2선택수단)(14')는 인버터(11)의 반전신호 /Ain과, 다른 인버터(12)의 반전신호 /Bin을 받는다. 상기 다른쪽의 멀티플렉서(14')는 한쪽의 멀티플렉서(13')가 신호 Ain을 선택할 때 그 반전신호 /Ain을 선택하고, 한쪽의 멀티플렉서(13')가 신호 Bin을 선택할 때 그 반전신호 /Bin을 선택한다.

제6도는 변형예의 동작 타이밍도를 나타낸다. 제6도에서 판명되는 바와 같이. 메인클록 MCLK의 상승 에지로 신호 Ain을 인출하고, 하강 에지로 신호 Bin을 인출한 점은 상기 제 1실시예와 같다. 다른 점은, 예를들어 신호 Ain에 할당된 신호선(1)에는 항상 버퍼(10)의 신호 Ain 또는 신호 Bin이 출력되고, 신호 Bin에 할당된 신호선(2)에는 항상 인버터(11)(12)의 반전신호 /Ain 또는 /Bin (신호 Ain, Bin과 다른 정보)이 출력되는 점이다.

본 변형예와 상기 제 1실시예의 효과가 다른 점은 기본적으로 전송데이터인 신호 Ain과 신호 Bin의 데이터에 의존한다. 즉, 비교적 많은 경우에 2개의 신호 Ain, Bin이 서로 동일 데이터일 때 본 변형예에서는 데이터 천이회수가 적어짐에 따라 저소비전력화가 가능하다.

한편, 비교적 많은 경우에 2개의 신호 Ain, Bin이 서로 다른 데이터(즉, Ain=/Bin이다.)일 때 제 1실시예 쪽이 데이터 천이회수가 적어지므로 본 변형예보다도 저소비전력화가 가능하다.

[제 2변형예]

제7도는 신호전송측의 제 2변형예를 나타낸다. 본 변형예에서는 상기 변형예를 나타내는 제6도의 구성에 멀티플렉서(20)가 더 추가된다.

상기 멀티플렉서(절환수단)(20)는 비교회로(21)에서 제어신호를 받고, 그 제어신호의 내용에 따라 2개의 멀티플렉서(13')(14')의 출력중 어느 하나를 신호선(1)에, 나머지 하나를 신호선(2)에 출력할지를 결정하여 절환한다. 상기 비교회로(21)는 2개의 신호 Ain, Bin을 받고, 이 양 신호 Ain, Bin이 서로 같은 데이터인가 다른 데이터인가의 상관관계를 비교하고, 그 비교결과를 제어신호로서 멀티플렉서(20)에 출력한다. 상기 멀티플렉서(20)는 상기 제어신호에 기초하여 양 신호 Ain, Bin이 동일 데이터인 경우에는 한쪽의 멀티플렉서(13')의 출력을 신호선(1)에, 다른쪽의 멀티플렉서(14')의 출력을 신호선(2)에 출력하는 한편, 신호 Ain, Bin이 서로 다른 데이터인 경우에는 한쪽의 멀티플렉서(13')의 출력을 신호선(2)에, 다른쪽의 멀티플렉서(14')의 출력을 신호선(1)에 출력한다.

따라서, 본 변형예에서는 제8도에 나타나는 바와 같이, 시각 t=t0 이전에 양 신호 Ain, Bin이 같은 데이터인 경우에는, 신호선(1)에는 한쪽의 멀티플렉서(13')의 신호 Ain(n-2), Bin(n-2), Ain(n-1), Bin(n-1)이 출력되고, 신호선(2)에는 다른쪽의 멀티플렉서(14')의 반전신호 /Ain(n-2), /Bin(n-2), /Ain(n-1), /Bin(n-1)이 출력된다.

또, 시각 t=t0 이후에 양 신호 Ain, Bin이 서로 다른 데이터인 경우에는, 메인클록 MCLK의 상승 에지(t=to)로 신호선(1)에는 한쪽의 멀티플렉서(13') 신호 Ain(n)이, 신호선(2)에는 다른쪽의 멀티플렉서(14') 신호 Ain(n)가 출력되고, 그 후 메인클록 MCLK의 하강 에지(t=t1)로 신호선(1)에는 다른쪽의 멀티플렉서(14') 신호 /Bin(n)이, 신호선(2)에는 한쪽의 멀티플렉서(13') 신호 Bin(n)이 출력된다.

따라서, 본 변형예에서는 신호 Ain, Bin 사이의 데이터 상관관계에 불구하고, 신호선(1)(2)의 데이터 천이회수를 적게할 수 있고, 저소비전력화가 가능하다.

더구나, 이상의 설명에서는 전송해야 할 신호 Ain, Bin을 신호선(1)(2)에서 교대로 전송하였으나, 본 발명은 교대로 전송하는 경우에 한정되지 않고, 그 외, 제26도에 나타나는 바와 같이, 전송해야 할 신호 Ain, Bin의 천이확률에 따라, 예컨대 한쪽의 신호 Bin을 복수회(도면에서는 2회) 연속하여 전송한 후, 다른쪽의 신호 Ain을 1회 전송하거나, 제27도에 나타난 바와 같이 예컨대 한쪽의 신호 Bin을 복수회(도면에서는 2회) 연속하여 전송한 후, 다른쪽의 신호 Ain도 복수회(도면에서는 2회) 전송하여도 되는 것도 물론이다.

[제 3변형예]

제9도는 신호전송측의 제 3변형예를 나타낸다. 본 변형예에서는 상기 제 1변형예를 나타내는 제5도의 2개의 멀티플렉서(13')(14')와 2개의 드라이버(3)(4) 사이에 복수단(제9도에서는 2단) 시프트레지스터(기억수단)(25-28)를 구비함과 동시에 상기 2개의 드라이버(3)(4)를 제어하는 비교기(29)를 설치한 것이다.

상기 2단의 시프트레지스터(25)(26)는 한쪽의 멀티플렉서(13')의 출력을 격납하고, 다른 2단의 시프트레지스터(27)(28)는 다른쪽의 멀티플렉서(14')의 출력을 격납한다.

또한, 비교기(29)는 2단의 시프트레지스터(25)(26)의 격납내용을 비교하고, 양 내용이 일치하는 경우에는 2개의 드라이버(3)(4)에서 양 전원 Vu, Vb를 분리하는 제어, 또는 전원 Vu, Vb의 임피던스를 높게 제어하는 제어신호를 2개의 드라이버(3)(4)로 출력한다.

따라서, 본 변형예에서는 제10도에 나타난 바와 같이, 신호 Ain, Bin의 입력 타이밍과, 신호선(1)(2)으로의 신호 At, Bt 출력 타이밍 사이에 상기 클록주파수에 의존하고, 지연시간(제10도에 나타나는 시각 t=t2와 t=t3 사이의 시간차이고, 메인클록 MCLK의 1주기 T에 상당하는 기간)을 얻을 수 있다. 따라서, 비교기(29)가 각 드라이버(3)(4)에서 이번에 송출되는 데이터가 이전에 송출한 데이터와 같은가 아닌가를 판단할 때 시간적 여유가 생기므로, 그 판단을 정확하게 행할 수 있고, 같은 데이터라면 비교기(29)에서 출력되는 제어신호에 의해 각 드라이버(3)(4)는 양 전원 Vu, Vb를 분리하거나, 또는 양 전원 Vu, Vb의 임피던스를 높게 제어하므로 이전과 같은 데이터를 유지하면서, 각 드라이버(3)(4)의 소비전류가 감소한다.

더구나, 본 변형예에서는 2단의 시프트레지스터(기억수단)(25∼28)를 설치하였으나, 1단의 시프트레지스터(기억수단)(예컨대 25, 27)만을 설치하여도 된다. 이 경우에는 비교기(29)는 상기 1단의 시프트레지스터(25)(27)의 격납내용을 각각 입력신호 Ain, Bin과 비교한다.

[제 4 변형예]

제11도는 신호전송측의 제 4변형예를 나타낸다. 상기 제 1실시예 및 상기 제 1∼제 3변형예에서는 각 드라이버(3)(4)를 인버터형의 드라이버로 구성하였으나, 본 변형예에서는 차동입력. 차동출력형의 드라이버(3')(4')를 각 신호선(1)(2)에 대응하여 설치할 수 있다.

한쪽의 드라이버(3')는 도시하지 않은 멀티플렉서(제9도에 표시한 멀티플렉서13'에 상당한다.)의 신호 Ai를 받고, 이 신호 Ai를 차동신호 At, /At로 변환하여 출력한다. 또, 다른쪽의 드라이버(4')는 도시하지 않은 멀티플렉서(제9도에 나타난 멀티플렉서(14')에 상당한다)의 신호 Bi를 받고, 이 신호 Bi를 차동신호 Bt, /Bt로 변환하여 출력한다.

상기 드라이버(3')(4')의 후단에는 각각 절환스위치(30)(31)가 배치된다. 한쪽의 절환스위치(30)는 메인클록 MCLK의 상승 에지로 폐제어되고, 다른쪽의 절환스위치(31)는 메인클록 MCLK의 하강 에지에서 폐제어된다.

따라서, 본 변형예에서는, 각 드라이버(3')(4') 자신이 차동신호를 출력하므로, 한쪽의 드라이버(예컨대 3')가 활성화되어 2개의 신호선(1)(2)에 접속되어 있는 기간에는 다른쪽의 드라이버(예컨대 4')는 송출데이터의 준비를 할 수 있다. 그 결과, 그 준비 할 수 있는 시간만큼, 신호선(1)(2)을 경과하여 전송되는 신호의 절환시간을 단축할 수 있다.

[제 5변형예]

제12도는 신호전송측의 제 5변형예를 나타낸다. 본 변형예는 상기 제 4변형예를 나타내는 제11도 구성의 2개의 신호선(1)(2)중 한쪽의 신호선(제12도에서는 신호선(2))에 대해 지연소자(35)를 직렬로 배치한 구성이다.

본 변형예에서는 드라이버(3')(4')를 지닌 신호전송측은 소정 칩에 배치되고, 리시버(5)(6)를 지닌 신호수신측은 다른 칩에 배치되고, 이 양 칩 사이가 신호선(1)(2)으로 접속된다.

상기 2개의 칩 사이의 신호전송 등에서는, 반사등의 영향으로 신호의 전송파형이 파동쳐 흩어진다. 이 전송파형의 파동주기 T는 신호선(1)(2)의 선로길이 등을 요소로 하는 특성으로 결정된다. 상기 지연소자(35)가 신호 전송을 지연시키는 시간은 상기 선로길이 등으로 결정된 주기 T의 약 절반 정도의 시간 T/2으로 설정된다.

따라서, 본 변형예에서는 제13도의 동작파형도에 나타난 바와 같이, 제12도의 (a)의 종래예에서는 파 끼리의 중첩에 기인하여 차동선로(1)(2)간의 신호 전위차가 극단적으로 작아지는 결점이 있으나, 제12도 (b)의 본 변형예에서는 파형 흐트러짐의 주기가 어긋나 있으므로, 상기 종래예와 같은 차동선로(1)(2) 사이의 신호 전위차가 극단적으로 작아지는 결점을 해결할 수 있다. 이로써, 본 변형예에서는 신호 전송속도의 열화를 유효하게 개선할 수 있다.

[제 2실시예]

제14도 및 제15도는 본 발명의 제 2실시예를 나타낸다.

본 실시예는, 1조를 구성하는 신호 Ain, Bin를 2개의 신호선(1)(2)을 이용하여 전송할 경우에, 전술한 바와 같이, 한쪽의 신호 Ain 및 그 반전신호 /Ain을 메인클록 MCLK의 전반에서 차동전송하고, 다른쪽의 신호 Bin 및 그 반전신호 /Bin을 그 후반에서 전송할 적에, 다시 신호선(1)(2)을 하프프리챠지(half precharge)하는 실시예이다.

본 실시예에서는 하프프리챠지의 실행에 즈음하여, 프리챠지 기간이 필요하므로 제16도에 나타나는 바와 같이 메인클록 MCLK 배주기의 신호 DCLK에 동기시켜, 메인클록 MCLK의 1주기 T 동안에 2회의 프리챠지와, 2회의 데이터 전송을 행하는 것이다.

제14도는 본 실시예의 신호전송회로측을 나타내고, 제15도는 본 실시예의 신호수신회로측을 나타낸다.

제14도에서, 1, 2는 신호선, 40, 41은 드라이버이다. 드라이버(40)(41)는 차동입력. 차동출력형이고, 그 차동출력은 상기 2개의 신호선(1)(2)에 접속된다. 드라이버(40)(41)의 전단에는 각각 스위치(45)(46)가 배치된다. 한쪽의 스위치(45)는 메인클록 MCLK의 반전신호 XMCLK의 하이시에 닫히고, 다른쪽의 스위치(46)는 메인클록 MCLK의 하이시에 닫힌다. 각 스위치(45)(46)의 후단에는 각각 래치회로(48)가 배치된다. 각 래치회로(47)(48)는 각 스위치(45)(46)를 경유하여 입력되는 신호 A, B를 반전함과 동시에, 그 입력 신호 A, B를 래치한다.

상기 한쪽의 드라이버(40)는 대응하는 스위치(45)의 신호 A 및 래치회로(47)의 반전신호 /A를 차동입력으로 하여 받는다. 상기 다른쪽의 드라이버(41)는 대응하는 스위치(46)의 신호 B 및 래치회로(48)의 반전신호 /B를 차동입력으로 하여 받는다.

상기 각 드라이버(40)(41)는 동일 구성이고, 한쪽의 드라이버(40)에 대해 도시한 내부구성에서 알 수 있듯이, 차동입력 A, /A의 전위차를 전원 Vu와 전원 Vb의 전위차로 증폭하고, 차동신호로서 신호선(1)(2)에 출력한다.

각 드라이버(40)(41)와 신호선(1)(2) 사이에는 각각 스위치(스위치 수단)(49)(50)기 배치된다. 한쪽의 스위치(49)는 메인클록 MCLK가 하이이고 그 배주기 신호 DCLK의 반전신호 XDCLK가 하이일 때 닫힌다. 다른쪽의 스위치(50)는 메인클록 반전신호 XMCLK가 하이이고 그 배주기 신호의 반전신호 XDCLK가 하이일 때 닫힌다. 따라서, 각 드라이버(40)(41)는 입력된 차동신호를 증폭하고, 그 차동신호의 입력시부터 메인클록의 3/4 주기 경과시에 그 증폭한 차동신호가 스위치(49)(50)의 닫는 동작에 의해 신호선(1)(2)에 출력된다.

상기 양 신호선(1)(2)에는 이 양자를 접속하여 양 신호선(1)(2)의 전위 중간전위에 하프프리챠지하는 스위치(프리챠지수단)(51)가 접속된다. 이 스위치(51)는 메인클록인 배주기 신호 DCLK의 하이시에 닫힌다. 따라서, 신호선(1)(2)의 하프프리챠지는 메인클록 MCLK으 ㅏㅣ반주기마다 그 반주기의 전반에서 실행된다.

제15도에 나타난 신호수신회로측에서는, 신호선(1)(2)으로의 차동신호 전송이 메인클록 MCLK의 3/4 주기 늦게 행할 수 있는 점에서, 상기 제 1실시예의 신호수신회로측을 나타낸 제2도의 구성과 다음의 점이 다르다.

즉, 스위치(17')(18')는 각각 메인클록 MCLK에서 3/4주기 늦은 신호 RCLK, 및 그 반전신호 XDCLK의 하이시에 닫힌다. 또, 각 리시버(5')(6')에서는 스위치(5c')(5d')(다른쪽의 리시버(6')에서는 도시하지 않음)가 상기 신호 XRCLK, RCLK의 하이시에 닫히고, 자체 리시버(5')(6')내를 프리챠지한다. 각 리시버(5')(6') 자체의 내부구성은 상기 제 1실시예의 리시버(5)(6)와 동일하다.

다음에, 본 실시예의 동작을 제16도에 나타난 타이밍챠트에 기초하여 설명한다. 메인클록 MCLK의 1주기 T의 전반에서는 스위치(46)가 닫히고, 신호 B가 드라이버(41)에 입력된다. 이 때, 스위치(50)는 열려있다.

그 후, 메인클록 MCLK의 1주기 T의 후반에서는 상기 스위치(46)가 열리고, 다른 스위치(45)가 닫히고, 신호 A가 드라이버(40)에 입력된다. 이 때, 스위치(49)는 열려있다.

상기 메인클록 MCLK의 1주기 T의 후반 기간중 전반에서는 스위치(49)와 마찬가지로 스위치(50)도 열려있고, 반대로 스위치(51)가 닫힌다. 그 결과, 이 스위치(51)에 의해 신호선(1)(2)끼리 접속되고, 하프프리챠지가 실행된다.

상기 메인클록 MCLK의 1주기 T의 후반 기간중 후반에서는 상기 스위치(51)가 열리고, 스위치(50)가 닫힌다. 따라서, 상기 드라이버(41)의 차동신호가 신호 Bt(1)로서 상기 프리챠지된 신호선(1)(2)에 송출된다. 이 때, 신호수신회로측에서는 제15도에 나타난 스위치(18')가 닫히고, 상기 신호선(1)(2)에 송출된 차동신호 Bt(1)가 상기 드라이버(41)에 대응하는 리시버(6')에 입력되어 수신된다.

다음에 메인클록 MCLK의 다음 1주기 T의 전반 기간중 전반에서는 상기 스위치(50)가 열림과 동시에 스위치(51)가 닫히고, 따라서 다시 신호선(1)(2)끼리 접속되어 하프프리챠지가 실행된다.

그 후, 메인클록 MCLK의 다음 1주기 T의 전반 기간중 후반에서는, 상기 스위치(51)가 열리고, 스위치(49)가 닫힌다. 그 결과, 상기 드라이버(40)에 입력된 신호 A가 상기 하프프리챠지된 신호선(1)(2)에 차동신호 At(2)로서 송출된다. 이 때, 신호수신회로측에서는, 제15도에 나타난 스위치(17')가 닫히고, 상기 신호선(1)(2)에 송출된 차동신호 At(2)가 상기 드라이버(40)에 대응하는 리시버(5')에 입력되어 수신된다.

따라서, 본 실시예에서는 메인클록 MCLK의 1주기 T 사이에 2개의 데이터 Ain, Bin을 전송함에도 불구하고, 하프프리챠지 전송이므로, 1회의 차동전송에 즈음하여 차동신호선(1)(2) 사이에 생길 소정 전위차를 얻는데에 필요한 전하가 반으로 되어버림에 따라, 전체로는 소비전력의 증가하지 않고, 오히려 소진폭인 데이터 전송이 가능한 만큼, 저소비전력화가 가능한다.

제17도는 본 발명 제 3실시예를 나타낸다. 본 실시예는 상기 제 2실시예에 개량을 가한 것이다.

즉, 상기 제 2실시예에서는 하프프리챠지를 실행하는 구성을 동작의 고속화 및 저소비전력화의 관점에서 채용하였으나, 이 하프프리챠지의 구성에는 문제점이 존재한다. 이 문제점은 예를 들어 데이터 천이의 확률이 작은 데이터가 입력되는 경우에는, 반복하여 같은 데이터를 보내는 기회가 많고, 따라서 원래라면 하프프리챠지가 필요없음에도 불구하고, 하프프리챠지가 쓸데없이 실행되어 버리고, 그 결과, 소비전력이 증가한다는 문제점이 있다.

제19도는 전술한 데이터 천이확률과 소비전력의 관계를 나타낸다. 제19도에서 알 수 있는 바와 같이, 데이터 천이확률이 10%를 지나면 하프프리챠지 방식이 필요한 차동방식(즉, 제 2실시예)은 종래의 인버터 등의 스태틱 동작의 단선방식에 비교하여 소비전력이 크게 된다. 이 문제점은 해결하기 위하여, 제 2실시예의 구성을 개량한 구성이 본 실시예이다.

제17도는 본 실시예의 구성을 나타낸다. 본 실시예에서는 제 2실시예를 나타낸 제14도의 구성에, 쓸모없는 프리챠지를 금지하는 구성을 추가하고 있다.

이하, 제17도에서, 추가한 구성만을 설명하고, 제14도의 제 2실시예와 동일 구성에 대해서는 동일 부분에 동일 부호를 붙이고, 그 설명을 생략한다.

제17도에서, 60은 배타적 논리합회로로 이루어진 입력데이터 천이검출회로(천이검출수단)이다. 이 천이검출회로(60)는 스위치(45)를 통하여 입력되는 신호 Ai와, 다른 스위치(46)를 통하여 입력되는 신호 Bi(즉, 상기 신호 Ai에 연속하여 송출되는 신호 Bi)를 입력하고, 그 양 신호 Ai, Bi가 일치하지 않을 때에 입력데이터 천이 검출신호 (하이신호)를 출력하고, 양 신호 Ai, Bi가 일치할 때에 일치검출신호(로우신호)를 출력한다.

또한, 제17도에서, 61은 메인클록의 배주기 신호 DCLK의 반전신호 XDCLK의 하이시에 닫히는 스위치, 62는 래치회로, 63은 앤드회로이다. 상기 래치회로(62)는 상기 스위치(61)가 닫힐때의 상기 입력데이터 천이검출회로(60)의 출력을 래치한다. 상기 앤드회로(63)는 래치회로(62)의 출력과, 메인클록의 배주기 신호 DCLK가 하이이면서 래치회로(62)의 입력데이터 천이검출신호(하이신호)를 받을 때에, 신호선(1)(2)일 때에는 이퀼라이즈신호 EQ를 출력하지 않는다. 스위치(51)는 상기 앤드회로(63)의 이퀼라이즈신호 EQ를 받고 닫힌다.

상기 스위치(61), 래치회로(62) 및 앤드회로(63)에 의해, 입력데이터 천이검출회로(60)의 입력데이터 천이검출신호(하이신호) 출력시에는 그 반주기 T/2 경과후의 프리챠지를 이퀼라이즈신호 EQ의 출력으로 허용하는 한편, 입력데이터 천이검출회로(60)의 일치검출회로(로우신호) 출력시에는 이퀼라이즈신호 EQ의 출력 금지에 의해 그 반주기 T/2 경과후의 프리챠지를 금지하는 제어수단(65)을 구성한다.

더구나, 제17도에서, 70는 전원 Vu를 드라이버(40)에 공급하는 N채널형 트랜지스터, 71은 전원 Vb를 상기 드라이버(40)에 공급하는 N채널형 트랜지스터이다. 또, 72, 76은 메인클록의 배주기 신호 DCLK의 반전신호 XDCLK의 하이시에 닫히는 스위치, 74는 메인클록인 배주기 신호 DCLK의 하이시에 닫히는 스위치, 73, 75 및 77은 3단의 래치회로이다.

상기 래치회로(73)는 상기 스위치(72)가 닫힐 때에 입력데이터 천이검출회로(60)의 출력을 래치한다. 래치회로(75)는 상기 스위치(74)가 닫힐 때에 상기 래치회로(73)의 출력을 래치하고, 래치회로(77)는 상기 스위치(76)가 닫힐 때에 상기 래치회로(75)의 출력을 래치한다. 따라서, 입력데이터 천이검출회로(60)의 출력은 상기 3단의 래치회로(73)(75)(77)에 의해, 메인클록 MCLK의 1주기 T의 3/4 주기 늦게 최종단의 래치회로(77)에서 출력한다.

제17도에서, 78은 앤드회로이고, 이 앤드회로(78)는 메인클록의 배주기 신호 DCLK의 반전신호 XDCLK와 상기, 마지막단의 래치회로(77) 출력을 받고, 이 받은 양 신호가 모두 하이일 때, 즉 메인클록 배주기 신호의 반전신호 XDCLK가 하이이면서 래치회로(77)의 입력데이터 천이검출신호(하이신호)를 받을 때에, 전원제어신호(하이신호)를 출력하고, 최종단의 래치회로(77) 출력이 일치검출신호(로우신호)일 때에는 전원제어신호(하이신호) VSW를 출력하지 않는다. 2개의 N채널형 트랜지스터(70)(71)는 상기 앤드회로(78)의 전원제어신호(하이신호) VSW를 받아 ON하고, 각각, 전원 Vu, Vb를 드라이버(40)에 접속하는 한편, 앤드회로(78)가 전원제어신호(하이신호)를 출력하지 않을 때. OFF하고, 각각 전원 Vu, Vb와 드라이버(40)의 접속을 끊는다.

따라서, 본 실시예에서는 제18도에 나타난 바와 같이, 예컨대 시각 t=t4의 시점에서, 신호 Ai(2), 신호 Bi(2)가 동일한 것이 입력데이터 천이검출회로(60)로 검출된 경우에는 그 반주기 T/2 후인 시각 t=t5 시점에서는 앤드회로(63)는 제18도에 나타난 바와 같이, 이퀼라이즈신호 EQ를 출력하지 않으므로, 스위치(51)는 열린 상태를 유지하고, 신호선(1)(2)끼리는 접속되지 않고, 따라서 제18도에 나타난 바와 같이 하프프리챠지의 실행이 금지된다. 또, 3/4 주기 후인 시각 t=t6의 시점에서는 앤드회로(78)는 제18도에 나타난 바와 같이 전원제어신호(하이신호) VSW를 출력하지 않으므로, 2개의 N 채널형 트랜지스터(70)(71)는 OFF하고, 각 전원 Vu, Vb와 드라이버(40)의 접속이 끊어진다. 그 결과, 신호선(1)(2)에서는 그 배선용량에 따라 신호 Ain, Bin이 유지되면서, 각 드라이버(3)(4) 내부를 관통하는 전류가 작은 값으로 되어 소비전류가 감소한다.

제20도는 제 2 및 제 3실시예가 전송속도를 열화시키지 않고 적용가능한가 아닌가를 조사한 결과를 나타낸다. 제20도에서, △Vmin은 제2도 및 제15도에 나타난 차동형 리시버(5)(6)(5')(6')가 안정하게 검출할 수 있는 차동진폭전압이다. 그 차동진폭전압 △Vmin의 값을, 예컨대 100㎷라고 가정하면, 차동전압을 만들어내는데 필요한 지연시간과, 종래 인버터등의 CMOS레벨의 딱 절반 정도인 전위차의 전압천이 지연시간 중 1/4의 지연시간이 정확하게, 차동진폭전압 △Vmin이 400㎷인 곳에서 교차함을 알 수 있다. 또, 차동진폭전압 △Vmin의 값을 예컨대 50㎷라고 가정하면, 상기 교점은 차동진폭전압 △Vmin이 300㎷인 점이다. 이것은, 400㎷ 또는 300㎷의 진폭까지 진폭을 좁혀도 메인클록 MCLK 1ㅜ주기 중에서 2회의 프리챠지 동작과 2회의 데이터 전송이 가능한 것을 의미하고, 제 2 및 제 3실시예에서는 상기 소진폭값까지는 전송속도를 열화시키지 않고, 시분할로 차동전송이 가능함을 알 수 있다.

[제 4실시예]

제21도는 본 발명 제 4실시예를 나타낸다. 본 실시예에서는 복수개의 드라이버 및 리시버를 설치하고, 그 복수개의 드라이버를 전원 Vcc와 접지 Vss 사이에 가상적으로 직렬 접속한 것이다.

즉, 제21도에서, 80은 복수단 m(도면에서는 m=8)의 드라이버, 81은 상기 드라이버(80)와 같은 수로 설치한 리시버, 1, 2은 각 드라이버(80)와 이것에 대응하는 리시버(81) 사이에 배치된 신호선이다.

상기 각 드라이버(80)는 상기 제17도에 나타난 1조의 드라이버(40)(41)로 구성된다. 또, 각 리시버(81)는 제15도에 나타난 1조의 리시버(5')(6')로 구성된다.

상기 복수개의 드라이버(80)는 그 각 드라이버(80)의 제 2공급단자(제1도의 공급단자(3b)(4b))를 그 하단에 위치하는 드라이버(80)의 제 1공급단자(3a, 4a)에 접속되고, 최상단에 위치하는 드라이버(80)의 제 1공급단자를 제 1전원 Vcc에, 최하단에 위치하는 드라이버(80)의 제 2공급단자를 접지(제 1전원) Vss에 접속하는 구성이다.

각 드라이버(80)를 구성하는 MOSFET는, 제 1전원 Vcc의 반 값 Vcc/2 보다도 낮은 전위로 동작하는 드라이버(80)에서는 N형으로 구성되고, 제 1전원 Vcc의 반 값 Vcc/2 보다도 높은 전위로 동작하는 드라이버에서는 이것을 구성하는 MOSFET는 P형으로 구성된다. 이 구성에 의해, 각 드라이버(80)를 구성하는 MOSFET의 게이트. 소스간 전압이 크게 되고, 동작을 안정하게 할 수 있다.

각 리시버(81)에 대해서는 모두, 하이 및 로우 전원은 제 1 전원 Vcc 및 접지(제 2전원) Vss 이다. 단, 입력전위가 각 단에서 다르므로, 제 1전원 Vcc의 반 값 Vcc/2 보다도 낮은 전위에서 동작하는 리시버(81)는 그 전위 부근에서 동작의 지연시간이 짧은 P형 MOSFET로 구성되고, 제 1전원 Vcc의 반 값 Vcc/2 보다도 높은 전위에서 동작하는 리시버(81)는 그 전위부근에서 동작의 지연시간이 짧은 N형 MOSFET로 구성된다. 이 구성에 의해, 각 리시버(81)의 고감도 동작을 확보할 수 있다.

각 드라이버(80)에서는, 입력한 각 차동신호(Ai, /Ai), (Bi, /Bi)를 전위차(Vu-Vb=Vcc/8)로 차동증폭할 때에, 서로 동시에, 제17도에 나타난 제어트랜지스터(70)(71)가 ON 제어된다. 그 결과, 제22도에 나타난 각 신호선(1)(2)상의 신호 Atq, Btq(q=0∼7) 파형에서 알 수 있듯이 전위가 하강하는 신호선과, 그 신호선보다도 하단에 위치하는 1조의 신호선중 전위가 상승하는 신호선이 접속되고, 상기 전위가 하강하는 신호선의 전하가 상기 전위가 상승하는 신호선에 방전되어 재이용되므로, 챠지 리사이클링(charge recycling)하면서 데이터 전송이 가능하다. 따라서, 본 실시예에서는 매우 유효한 저소비전력화가 가능하다.

제23도는 본 발명 제 3 및 제 4실시예를 종래의 단선방식 및 차동방식과 비교한 결과를 나타낸다. 제23도에서 알 수 있듯이, 종래의 단선전송방식에 비교하여 제 3실시예에서는 13%의 전력으로, 제 4실시예에서는 1.6%의 전력으로 각각 데이터 전송이 가능하다.

[신호생성수단의 제 1변형예]

이상 설명에서는, 전송하는 각 신호 Ain, Bin과 시간적으로 일치하지 않은 불일치신호를 생성하는 신호생성수단으로서, 인버터(11)(12)을 이용하여, 전송하는 신호 Ain, Bin의 반전신호 /Ain, /Bin을 생성하였으나, 본 변형예에서는 지연소자를 설치하고, 전송해야 할 신호를 시간적으로 지연한 지연신호를 생성하도록 한 것이다.

제28도는 본 변형예의 신호생성수단을 나타낸다. 제28도에서, 신호선(1)(2)에는 각각 지연소자 (90)(91)가 직렬로 배치됨과 동시에, 상기 각 지연소자(90)(91)을 우회하는 다른 신호선(1a)(2a)이 병렬로 접속된다. 상기 다른 신호선(1a)(2a)에는 각각 인버터(92)(93)가 배치된다. 신호선(1)에서, N 채널형 트랜지스터(94)(95)는 전송해야 할 신호 A(n)이 「1」일 때에 ON하고, 지연소자(90)를 신호선(1)에 접속한다.

다른 N 채널형 트랜지스터(96)(97)는 신호 A(n)이 「0」일 때에, 그 값을 반전한 인버터(98)(99)의 출력에 의해 ON하고, 상기 인버터(92)를 신호선(1)에 접속한다. 신호선(2)에서, N 채널형 트랜지스터(107)(108)은 전송해야할 신호 A(n)이 「0」일 때, 그 값을 반전한 인버터(109)의 출력에 의해 ON하고, 지연소자(91)를 신호선(2)에 접속한다. 다른 N 채널형 트랜지스터(110)(111)는, 상기 인버터(109)의 출력을 반전하는 다른 인버터(112)(113)의 출력을 받고, 전송해야 할 신호 A(n)이 「1」일 때에 ON하고, 인버터(93)를 신호선(2)에 접속한다.

따라서, 본 변형예에서는 제29도에 나타난 바와 같이, 전송해야 할 신호 A(n)이「1」일 때에는 신호선(1)에서는 신호 A(n)이 지연소자(90)를 통하여 전송되고, 신호선(2)에서는 2개의 인버터(109)(93)을 통해 전송되므로, 신호선(2)상의 신호 A(n)에 대해 신호선(1)상의 신호는 시간적으로 지연된 신호가 된다. 한편, 전송해야할 신호 A(n)이 「0」일 때에는 신호선(1)에서는 신호 A(n)이 인버터(92)를 통해 전송되고, 신호선(2)에서는 인버터(109) 및 지연소자(91)을 통해 전송되므로, 신호선(1)상의 신호 /A(n)에 대해 신호선(2)상의 신호는 시간적으로 지연된 신호로 된다.

[신호생성수단의 제 2변형예]

제30도는 신호생성회로의 제 2변형예를 나타내고, 불일치 신호로서, 전송해야 할 신호의 전류량을 변경한 신호를 생성하는 임피던스 변경회로를 설치한 것이다.

즉, 신호선(1)에는 항상 ON하는 N 채널형 트랜지스터Qe, Qc에 의해 미소값의 전류 I(A)가 흐른다. 마찬가지로, 신호선(2)에서는 항상 ON하는 N 채널형 트랜지스터 Qf, Qd에 의해 미소값의 전류 I(/A)가 흐른다. 신호선(1)에서, N 채널형 트랜지스터 Qa는 전송해야 할 신호 A(n)이 「1」일 때에 ON하고, 신호선(1)을 접지한다. 신호선(2)에서, N 채널형 트랜지스터 Qb는 전송해야 할 신호 A(n)이 「0」일 때에 그 값을 인버터(120)에서 반전한 신호 /A(n) 의해 ON하고, 신호선(2)를 접지한다. 상기 트랜지스터 Qa, Qb의 용량은 크고, 트랜지스터 Qc, Qd의 용량은 작다. 상기 트랜지스터 Qa, Qb에 의해 각각 신호선(1)(2)의 임피던스를 변경하는 임피던스 변경회로를 구성한다.

따라서, 본 변형예에서는 제31도에 나타난 바와 같이. 전송해야 할 신호 A(n)이 「1」일 때에는 신호선(2)에서는 이 신호선(2)를 흐르는 전류 I(/A)의 값은 작은데 반해, 신호선(1)에서는 트랜지스터 Qa가 ON하는 만큼, 이 신호선(1)을 흐르는 전류 I(A)의 전류량이 커진다. 한편, 전송해야 할 신호 A(n)이 「0」일 때에는 신호선(1)에서는 이 신호선(1)을 흐르는 전류 I(A)의 값은 작은데 반해, 신호선(2)에서는 트랜지스터 Qb가 ON하는 만큼, 이 신호선(2)을 흐르는 전류 I(/A)의 전류량이 커진다.

더구나, 신호생성회로는 상기 변형예에 한정하지 않고, 그 외, 예컨대 전송하는 신호의 전위 변화방향 또는 전류 방향과 반대의 신호를 생성하여도 된다.

다음에, 본 발명의 효과를 설명한다. 제32도는 본 발명이 칩 사이즈 감소에 실제로 어느 정도 공헌할 수 있는가를 나타내고 있다. 제32도에서는 DRAM 등의 메모리와 그래픽 제어회로를 1칩상에 집적화한 경우의 칩면적을, 배선의 피치를 1.6마이크론으로 가정하여 계산한 것이다.

하이비젼(HDTV) 레벨의 화상 처리를 행하는 데에는 메모리와 그래픽 제어회로로 사이의 데이터 전송속도는, 1초간에 약 1기가비트 정도를 필요하다. 또, 3차원 화상이나 슈퍼하이비젼 화상의 처리를 행하는 데에는 1초간에 약 25기가비트 정도의 데이터 전송속도가 필요하다. 이 전송속도를 실현하는 데 필요한 기술은 데이터 전송의 주파수를 50㎒로 하면, 512비트의 데이터를 병렬로 전송하는 기술이 된다. 즉, 소비전력을 500㎽ 이하로 제어하기 위해서는 소진폭전송이 필요하므로, 단선전송이 아니라, 2개의 신호선을 1조로 하는 차동전송이 필요하다고 생각되며, 따라서, 신호선 개수는 전송해야 할 신호수의 2배인 1024개가 된다고 생각된다.

또, 데이터 전송에는 데이터 판독용과 기록용에 별도로 배선이 필요하므로, 칩전체로는 2048개의 전선이 필요하게 된다. 배선칩을 1.6마이크론으로 가정하여도 칩면적이 제32도 ⒜에 나타난 바와 같이 96㎟인 경우에는 칩면적의 50%는 상기 2048개의 배선을 행하는 배선영역으로 메꾸어 버리는 것으로 된다. 그 결과, 칩면적의 나머지 50%를 소비하여 메모리나 그래픽 제어회로를 레이아웃하는 것은 실현불가능하다.

이에 대하여, 본 발명에서는 시분할에 의해 가상적으로 차동전송을 행하므로, 배선수는 상기 기술의 반 정도인 1024개로 끝나고, 따라서 칩 전체에 나타나는 배선 영역의 비율은 제32도 ⒝에 나타난 바와 같이 25% 정도로 억제할 수 있고, 메모리나 그래픽 제어회로 96㎟의 1칩상에 레이아웃하는 것이 실현가능하다.

Claims (59)

1. 전송해야 할 제 1 및 제 2신호를 제 1 및 제 2신호선을 이용하여 전송하는 신호전송회로로서, 상기 제 1신호와 시간적으로 일치하지 않은 제 1불일치 신호를 생성하는 제 1신호생성회로와, 상기 제 2신호와 시간적으로 일치하지 않은 제 2불일치 신호를 생성하는 제 2 신호생성수단과, 상기 제 1 및 제 2신호와 상기 제 1 및 제 2신호생성수단에 의해 생성된 제 1 및 제 2불일치 신호를 받아, 상기 제 1신호 및 제 1불일치 신호의 조, 및 상기 제 2신호 및 제 2불일치 신호의 조중 어느 한 조를 선택하고, 이 선택한 조를 구성하는 2개의 신호를 차동신호로서 상기 제 1 및 제 2신호선에 전송하는 선택수단을 구비한 것을 특징으로 한다.
2. 제1항에 있어서, 선택수단은, 제 1신호 및 제 1불일치 신호의 조, 및 상기 제 2신호 및 제 2불일치 신호의 조를 교대로 선택하는 것을 특징으로 하는 신호전송회로.
3. 제2항에 있어서, 제 1 및 제 2신호생성수단은, 각각 불일치 신호로서 전송해야 할 신호와 상보하는 신호를 생성하는 인버터로 이루어지는 것을 특징으로 하는 신호전송회로.
4. 제3항에 있어서, 제 1 및 제 2신호생성수단은, 각각 불일치 신호로서 전송해야 할 신호를 시간적으로 지연한 신호를 생성하는 회로로 이루어지는 것을 특징으로 하는 신호전송회로.
5. 제4항에 있어서, 제 1 및 제 2신호생성수단은, 각각, 제 1 및 제 2신호선에 직렬로 배치된 지연소자로 이루어지는 것을 특징으로 하는 신호전송회로.
6. 제5항에 있어서, 제 1 및 제 2신호생성수단은, 각각, 불일치 신호로서 전송해야 할 신호의 전류량을 변경한 신호를 생성하는 회로로 이루어지는 것을 특징으로 하는 특징으로 하는 신호전송회로.
7. 제6항에 있어서, 제 1 및 제 2신호생성수단은, 각각, 제 1 및 제 2신호선의 임피던스를 변경하는 임피던스 변경회로로 이루어지는 것을 특징으로 하는 신호전송회로.
8. 제7항에 있어서, 선택수단과 제 1 및 제 2신호선 사이에 배치된 전압제어수단을 별도로 구비하고, 상기 전압제어수단은, 제 1신호선의 진폭전압 및 제 2신호선의 진폭전압을 전원전압 미만의 소진폭이 되도록 상기 선택수단에서 출력되는 차동신호를 구성하는 2개의 신호전위를 각각 제어하는 것을 특징으로 하는 신호전송회로.
9. 제8항에 있어서, 제 1 및 제 2신호선의 후단부에 배치되는 신호수신회로를 별도로 구비하고, 상기 신호수신회로는, 제 1 및 제 2신호선에 송출된 각 신호를 수신하고, 수신한 양 신호를 전원 전압의 전위차를 갖는 차동신호로 변환하는 것을 특징으로 하는 신호전송회로.
10. 제1항에 있어서, 선택수단은, 제 1신호선에 접속되는 제 1선택수단과, 제 2신호선에 접속되는 제 2선택수단에서 이루어지고, 상기 제 1선택수단은 제 1신호와, 제 2신호생성수단에 의해 생성되는 제 2불일치 신호 중 어느 한쪽을 선택하고, 상기 제 2선택수단은, 제 2신호와 제 1신호생성수단에 의해 생성되는 제 1불일치 신호 중 어느 한쪽을 선택하는 것을 특징으로 하는 신호전송회로.
11. 제10항에 있어서, 제 1선택수단은, 제 1신호 및 제 1불일치 신호를 교대로 선택하고, 제 2선택수단은, 제 2신호 및 제 2불일치 신호를 교대로 선택하는 것을 특징으로 하는 신호전송회로.
12. 제11항에 있어서, 제 1신호선에 접속되는 제 1선택수단과, 제 2신호선에 접속되는 제 2선택수단으로 이루어지고, 상기 제 1선택수단은, 제 1신호와 제 2신호 중 어느 한쪽을 선택하고, 상기 제 2선택수단은. 제 1신호생성수단에 의해 생성되는 제 1불일치 신호와, 제 2신호생성수단에 의해 생성되는 제 2불일치 신호 중 어느 한쪽을 선택하는 것을 특징으로 하는 신호전송회로.
13. 제12항에 있어서, 제 1선택수단은, 제 1신호와 제 2신호를 교대로 선택하고, 제 2선택수단은, 제 1불일치 신호와 제 1불일치 신호를 교대로 선택하는 것을 특징으로 하는 신호전송회로.
14. 제13항에 있어서, 제 1 및 제 2선택수단과 제 1 및 제 2신호선 사이에 배치되는 절환수단을 구비하고, 상기 절환수단은, 제 1선택수단에서 제 1신호선 또는 제 2신호선으로의 출력 송출을 절환함과 동시에, 제 2선택수단에서 제 2신호선 또는 제 1신호선으로서 출력 송출을 절환하는 것을 특징으로 하는 신호전송회로.
15. 제1항에 있어서, 선택수단의 후단에 2열로 배치되는 1단 또는 복수단의 기억수단을 구비하고, 상기 기억수단 중 최초단을 구성하는 2개의 기억수단은, 선택수단에서 출력되는 2개의 신호로 이루어지는 차동신호를 기억하고, 상기 최초단을 제거한 각 단의 2개의 기억수단은, 전단의 기억수단에서 출력되는 2개의 신호로 이루어지는 차동신호를 기억하고, 최후단 2개의 기억수단은, 그 기억한 차동신호를 제 1 및 제 2신호선에 출력하는 것을 특징으로 하는 신호전송회로.
16. 제8항에 있어서, 전압제어수단은, 선택수단에서 출력되는 2개의 신호로 이루어지는 차동신호 중 어느 한쪽의 신호를 받는 1입력. 1출력형의 제 1드라이버와, 상기 선택수단에서 출력되는 다른쪽의 신호를 받는 1입력. 1출력형의 제 2드라이버로 이루어지고, 상기 제 1드라이버는 제 1신호선에 접속되고, 상기 제 2드라이버는 제 2신호선에 접속되는 것을 특징으로 하는 신호전송회로.
17. 제8항에 있어서, 전압제어수단은 차동입력. 차동출력형의 제 1 및 제 2드라이버로 이루어지고, 상기 제 1 및 제 2드라이버는, 선택수단에서 출력되는 2개의 신호로 이루어지는 차동신호를 받음과 동시에, 제 1 및 제 2신호선에 접속되는 것을 특징으로 하는 신호전송회로.
18. 제9항에 있어서 신호수신회로는, 제 1 및 제 2신호선 쌍방에 접속된 차동입력. 차동출력형의 제 1 및 제 2리시버로 이루어지고, 상기 제 1 및 제 2리시버의 어느 한쪽은 상기 제 1 및 제 2신호선에서 차동신호를 수신하는 것을 특징으로 하는 신호전송회로.
19. 제18항에 있어서, 제 1 및 제 2리시버는 교대로 제 1 및 제 2신호선에서 차동신호를 수신하는 것을 특징으로 하는 신호전송회로.
20. 제19항에 있어서, 제 1 및 제 2신호선 중 어느 한쪽의 신호선에는, 다른쪽의 신호선과 비교하고, 전송선로에 의해 결정되는 신호의 반사주기의 약 반 정도의 지연시간을 갖는 지연소자가 직렬로 접속되는 것을 특징으로 하는 신호전송회로.
21. 제1항에 있어서, 선택수단과 제 1 및 제 2신호선 사이에 배치되고, 차동신호의 송출 후에서 다음으로 이어지는 차동신호의 송출개시 때까지의 사이에 열리는 스위치 수단과, 상기 스위치 수단이 열려있는 기간에 상기 제 1 및 제 2신호선을 같은 전위로 프리챠지하는 프리챠지수단을 별도로 구비한 것을 특징으로 하는 신호전송회로.
22. 제21항에 있어서, 천이검출수단은, 전송해야 할 2개의 신호를 입력하고, 이 양 신호의 내용이 일치하는가 아닌가를 검출하고, 일치하지 않을 때에 천이검출신호를 출력하고, 일치할 때에 일치검출신호를 출력하고, 상기 제어수단은, 상기 천이검출수단의 천이검출신호를 받았을 때, 프리챠지수단에 의한 제 1 및 제 2신호선의 프리챠지를 허용하고, 상기 천이검출수단의 일치검출신호를 받았을 때, 프리챠지수단에 의한 제 1 및 제 2신호선의 프리챠지를 금지하는 것을 특징으로 하는 신호전송회로.
23. 제22항에 있어서, 전송해야 할 복수의 신호를, 이들 신호와 같은 수의 복수 신호선을 이용하여 전송하는 신호전송회로로서, 상기 복수개의 신호선 중 2개씩을 1조로 하되, 각 조는, 전송해야 할 2개의 신호 중 제 1신호와 시간적으로 일치하지 않은 제 1불일치 신호를 생성하는 제 1신호생성회로와, 전송해야 할 2개의 신호 중 제 2신호와 시간적으로 일치하지 않은 제 2불일치 신호를 생성하는 제 2신호생성수단과, 상기 제 1 및 제 2신호와 상기 제 1 및 제 2신호생성수단에 의해 생성된 제 1신호 및 제 2불일치 신호를 받아, 상기 제 1신호 및 제 1불일치 신호의 조, 및 상기 제 2신호 및 제 2불일치 신호의 조중 어느 한 조를 선택하고, 이 선택한 조를 구성하는 2개의 신호를 차동신호로서 상기 제 1 및 제 2신호선에 전송하는 선택수단를 구비하는 것을 특징으로 하는 신호전송회로.
24. 제23항에 있어서, 각 조의 제 1 및 제 2신호생성수단은, 각각 불일치 신호로서 전송해야 할 신호를 시간적으로 지연한 신호를 생성하는 회로로 이루어지는 것을 특징으로 하는 신호전송회로.
25. 제24항에 있어서, 각 조의 제 1 및 제 2신호생성수단은, 각각, 제 1 및 제 2신호선에 직렬로 배치된 지연소자로 이루어지는 것을 특징으로 하는 신호전송회로.
26. 제25항에 있어서, 각 조의 제 1 및 제 2신호생성수단은, 각각 불일치 신호로서 전송해야 할 신호의 전류량을 변경한 신호를 생성하는 회로로 이루어지는 것을 특징으로 하는 신호전송회로.
27. 제26항에 있어서, 각 조의 제 1 및 제 2신호생성수단은, 각각, 제 1 및 제 2신호선의 임피던스를 변경하는 임피던스 변경회로로 이루어지는 것을 특징으로 하는 신호전송회로.
28. 전송해야 할 복수의 신호를, 이들 신호와 같은 수 의 복수 신호선을 이용하여 전송하는 신호전송회로로서, 상기 복수개의 신호선 중 2개씩을 1조로 하되, 각 조는, 전송해야 할 2개의 신호 중 제 1신호와 시간적으로 일치하지 않은 제 1불일치 신호를 생성하는 제 1신호생성회로와, 전송해야 할 2개의 신호 중 제 2신호와 시간적으로 일치하지 않은 제 2불일치 신호를 생성하는 제 2신호생성수단과, 상기 제 1 및 제 2신호와 상기 제 1 및 제 2신호생성수단에 의해 생성된 제 1신호 및 제 2불일치 신호를 받아, 상기 제 1신호 및 제 1불일치 신호의 조, 및 상기 제 2신호 및 제 2불일치 신호의 조중 어느 한 조를 선택하고, 이 선택한 조를 구성하는 2개의 신호를 차동신호로서 상기 제 1 및 제 2신호선에 전송하는 선택수단과, 상기 선택수단과 제 1 및 제 2신호선 사이에 배치된 전압제어수단을 구비하고, 상기 전압제어수단은, 제 1전위가 공급되는 제 1공급단자, 및 제 2전위가 공급되는 제 2공급단자가 가짐과 동시에, 상기 선택수단의 차동신호를 구성하는 2개의 신호를 받아, 그 한쪽 신호를 상기 제 1전위의 신호로, 그 다른쪽 신호를 상기 제 2전위의 신호로 각각 변환하여, 이 양 신호를 제 1 및 제 2신호선에 출력하고, 상기 각 조의 전압제어수단은, 제 1전원과 이 전원 전압보다 낮은 전압의 제 2전원 사이에 직렬로 배치되고, 최상단 전압제어수단의 제 1공급단자는 상기 1전원에 접속되고, 최하단 전압제어수단의 제 2공급단자는 상기 제 2전원에 접속되고, 상기 최상단 및 최하단 전압제 특징으로 하는 신호전송회로.어수단 이외의 전압제어수단은, 제 1공급단자가 그 상단에 위치하는 전압제어수단의 제 2공급단자에 접속되고, 제 2공급단자가 그 하단에 위치하는 전압제어수단의 제 1공급단자에 접속되는 것을 특징으로 하는 신호전송회로.
29. 제28항에 있어서, 각 조의 선택수단은, 제 1신호 및 제 1불일치 신호의 조, 및 상기 제 2신호 및 제 2불일치 신호의 조를 교대로 하는 것을 특징으로 하는 신호전송회로.
30. 제29항에 있어서, 각 조의 제 1 및 제 2신호생성수단은, 각각 불일치 신호로서 전송해야 할 신호를 시간적으로 지연한 신호를 생성하는 회로로 이루어지는 것을 특징으로 하는 신호전송회로.
31. 제30항에 있어서, 각 조의 제 1 및 제 2신호생성수단은, 각각, 제 1 및 제 2신호선에 직렬로 배치된 지연소자로 이루어지는 것을 특징으로 하는 신호전송회로.
32. 제28항에 있어서, 각 조의 제 1 및 제 2신호생성수단은, 각각 불일치 신호로서 전송해야 할 신호의 전류량을 변경한 신호를 생성하는 회로로 이루어지는 것을 특징으로 하는 신호전송회로.
33. 제32항에 있어서, 각 조의 제 1 및 제 2신호생성수단은, 각각, 제 1 및 제 2신호선의 임피던스를 변경하는 임피던스 변경회로로 이루어지는 것을 특징으로 하는 신호전송회로.
34. 제28항에 있어서, 제 1공급단자에 공급되는 전압이 제 1전원 전압의 1/2이상인 전압제어수단은 P형 MOSFET로 구성되는 것을 특징으로 하는 신호전송회로.
35. 제28항에 있어서, 제 1공급단자에 공급되는 전압이 제 1전원 전압의 1/2미만인 전압제어수단은, N형 MOSFET로 구성되는 것을 특징으로 하는 신호전송회로.
36. 제28항에 있어서, 제 1전원 전위와 제 2전원 전위의 전위차는, 상기 각 조의 제 1 및 제 2신호선 사이 전위차의 정수배인 것을 특징으로 하는 신호전송회로.
37. 전송해야 할 제 1 및 제 2신호를 제 1 및 제 2신호선을 이용하여 전송하는 신호전송방법으로서, 상기 제 1 및 제 2신호를 받은 후, 상기 제 1신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 불일치 신호 및 상기 제 1신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출되고, 그 후, 상기 제 2신호와는 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 2신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 것을 특징으로 하는 신호전송방법.
38. 제37항에 있어서, 제 1신호와는 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 1신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 공정은 복수회 반복되고, 제 2신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 2신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 공정도 복수회 반복되는 것을 특징으로 하는 신호전송방법.
39. 제37항에 있어서, 제 1신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 2신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 공정은 1회 행하고, 제 2신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 2신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 공정은 복수회 반복되는 것을 특징으로 하는 신호전송방법.
40. 제37항에 있어서, 제 1신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 2신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 공정은 1회 행하고, 제 2신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 2신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 공정도, 1회 행하는 것을 특징으로 하는 신호전송방법.
41. 제37항에 있어서, 불일치 신호는 전송하는 신호와 상보하는 신호인 것을 특징으로 하는 신호전송방법.
42. 제37항에 있어서, 불일치 신호는, 전송해야 할 신호를 시간적으로 지연한 신호인 것을 특징으로 하는 신호전송방법.
43. 제37항에 있어서, 불일치 신호는 전송해야 할 신호의 전류량을 변경한 신호인 것을 특징으로 하는 신호전송방법.
44. 제40항에 있어서, 제 1신호 및 그 불일치 신호는 클록 1주기의 전반 기간에 송출되고, 제 2신호 및 그 불일치 신호는 상기 클록 1주기 후반 기간에 송출되는 것을 특징으로 하는 신호전송방법.
45. 제37항에 있어서, 제 1 및 제 2신호선에 신호를 송출할 때에, 이 제 1 및 제 2신호선에 송출하는 신호를, 그 각 신호의 전위에 따라 제 1전위, 또는 상기 제 1전위와 전원전압 미만의 전위차에 있는 제 2전위로 변환하여 제 1 및 제 2신호선에 송출하는 것을 특징으로 하는 신호전송방법.
46. 전송해야 할 제 1 및 제 2신호를 제 1 및 제 2신호선을 이용하여 전송하는 신호전송방법으로서, 상기 제 1 및 제 2신호를 받은 후, 상기 제 1 및 제 2신호선을 동일 전위로 프리챠지하고, 그 후, 상기 제 1신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 1신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하고, 계속해서, 상기 제 1 및 제 2신호선을 동일 프리챠지하고, 그 후, 상기 제 2신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에,이 불일치 신호 및 상기 제 2신호를 차동신호로서 상기 제 1 및 제 2신호선에 송출하는 것을 특징으로 하는 신호전송방법.
47. 제46항에 있어서, 제 1 및 제 2신호선을 프리챠지하는 공정, 제 1신호의 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 1신호를 송출하는 공정을 1조로 하여, 복수회 반복한 후, 제 1 및 제 2신호선을 프리챠지하는 공정, 제 2신호의 불일치 신호를 생성함과 동시에 이 불일치 신호 및 상기 제 2신호를 송출하는 공정을 1조로 하여, 복수회 반복하는 것을 특징으로 하는 신호전송방법.
48. 제46항에 있어서, 제 1 및 제 2신호선을 프리챠지하는 공정, 제 1공정의 불일치 신호를 생성함과 동시에 이 불일치 신호 및 상기 제 1신호를 송출하는 공정을 1조로 하여, 1회 행한 후, 제 1 및 제 2신호선을 프리챠지하는 공정, 제 2신호의 불일치 신호를 생성함과 동시에 이 불일치 신호 및 상기 제 2신호를 송출하는 공정을 1조로 하여, 복수회 반복하는 것을 특징으로 하는 신호전송방법.
49. 제46항에 있어서, 제 1 및 제 2신호선을 프리챠지하는 공정, 제 1신호의 불일치 신호를 생성함과 동시에 이 불일치 신호 및 상기 제 2신호를 송출하는 공정을 1조로 하여, 1회 행한 후, 제 1 및 제 2신호선을 프리챠지하는 공정, 제 2신호의 불일치 신호를 생성함과 동시에 이 불일치 신호 및 상기 제 2신호를 송출하는 공정을 1조로 하여, 1회 행하는 것을 특징으로 하는 신호전송방법.
50. 제46항에 있어서, 불일치 신호는 전송하는 신호와 상보하는 신호인 것을 특징으로 하는 신호전송방법.
51. 제46항에 있어서, 불일치 신호는 전송해야 할 신호를 시간적으로 지연한 신호인 것을 특징으로 하는 신호전송방법.
52. 제46항에 있어서, 불일치 신호는, 전송해야 할 신호의 전류량을 변경한 신호인 것을 특징으로 하는 신호전송방법.
53. 제49항에 있어서, 제 1 및 제 2신호선의 최초 프리챠지는 클록 전반주기의 기간 중 전반 기간에 행하고, 제 1신호 및 그 불일치 신호의 송출은 상기 클록 전반주기의 기간 중 하반 기간에 행하고, 제 1 및 제 2신호선의 다음 프리챠지는 클록 후반주기의 기간 중 전반기간에 행하고, 제 2신호 및 그 불일치 신호의 송출은 상기 클록 후반주기의 기간 중 후반 기간에 행하는 것을 특징으로 하는 신호전송방법.
54. 제46항에 있어서, 제 1 및 제 2신호선에 신호를 송출할 때에, 이 제 1 및 제 2신호선에 송출하는 신호를 그 각 신호의 전위에 따라, 제 1전위, 또는 상기 제 1전위와 전원전압 미만의 전위차에 있는 제 2전위로 변환하여, 제 1 및 제 2신호선에 송출하는 것을 특징으로 하는 신호전송방법.
55. 제46항에 있어서, 받은 제 1 및 제 2신호의 내용이 일치하는가 아닌가를 검출하고, 일치할 때, 제 1신호 및 그 불일치 신호 송출 후의 제 1 및 제 2신호의 프리챠지는 행하지 않은 것을 특징으로 하는 신호전송방법.
56. 전송해야 할 복수의 신호를, 이들 신호와 같은 수의 복수 신호선을 이용하여 전송하는 신호전송방법으로, 상기 복수개의 신호선 중 2개씩 1조로 하되, 각 조는, 전송해야 할 제 1 및 제 2신호를 받은 후, 상기 제 1신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 1신호를 차동신호로서, 자기 조의 2개의 신호선에 송출하고, 그 후, 상기 제 2신호와 시간적으로 일치하지 않은 불일치 신호를 생성함과 동시에, 이 불일치 신호 및 상기 제 2신호를 차동신호로서, 상기 2개의 신호선에 송출하고, 게다가, 상기 복수의 조에서, 소정의 2조마다 한쪽의 조에서 전위가 하강하는 신호선과, 다른쪽의 조에서 전위가 상승하는 신호선을 접속하여, 상기 전위가 하강하는 신호선이 지닌 전하를 상기 전위가 상승하는 신호선에서 재이용하는 것을 특징으로 하는 신호전송방법.
57. 제56항에 있어서, 불일치 신호는 전송하는 신호와 상보하는 신호인 것을 특징으로 하는 신호전송방법.
58. 제56항에 있어서, 불일치 신호는 전송해야 할 신호를 시간적으로 지연한 신호인 것을 특징으로 하는 신호전송방법.
59. 제56항에 있어서, 불일치 신호는, 전송해야 할 신호의 전류량을 변경한 신호인 것을 특징으로 하는 신호전송방법.