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KR0172850B1 - 고효율 전하 펌프회로 - Google Patents

고효율 전하 펌프회로 Download PDF

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KR0172850B1
KR0172850B1 KR1019950043303A KR19950043303A KR0172850B1 KR 0172850 B1 KR0172850 B1 KR 0172850B1 KR 1019950043303 A KR1019950043303 A KR 1019950043303A KR 19950043303 A KR19950043303 A KR 19950043303A KR 0172850 B1 KR0172850 B1 KR 0172850B1
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KR
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signal
voltage
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oscillator
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박진석
김태훈
Original Assignee
문정환
엘지반도체주식회사
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Abstract

본 발명은 고효율 전하 펌프회로에 관한 것으로 nMOS FET로 전압을 공급할때 저장커패시터에 전압을 완전히 전달시켜 펌핑효율을 최악 조건에서도 출력노드전압을 원하는 레벨까지 충분히 올릴 수 있도록 함에 그 목적이 있다.
이러한 목적달성을 위하여 일정한 주기의 펄스를 발생하는 오실레이터와, 상기 오실레이터에 연결되어 상기 오실레이터에서 출력되는 신호가 하이레벨일때 이를 저장하고, 로우레벨일때 저장된 신호를 출력하는 복수개의 부스터 커패시터와, 상기 부스터 커패시터의 한쪽극에 각각 연결되어 상기 부스터 커패시터에서 출력되는 신호를 소정의 기준레벨로 유지하도록 하는 제1 및 제2클램프와, 출력노드의 접압을 오실레이터에 입력하고 상기 부스터 커패시터 한쪽극에 연결되어 펌핑효율을 높여주는 이중 부스터회로와, 상기 부스터 커패시터의 출력신호를 드레인단자로 그리고 부스터커패시터의 출력신호를 게이트단자로 제공받는 출력트랜지스터와, 전압 Vcc를 인가받는 전압유지트랜지스터와, 상기 출력트랜지스터의 게이트 전압이 지나치게 높아 출력트랜지스터의 파괴를 일으키지 않도록 문턱전압을 막아주는 클리퍼와, 상기 전압유지트랜지스터의 전압을 일시 저장하는 저장 커패시터를 포함하여 구성된다.

Description

고효율 전하 펌프회로
제1도는 종래의 전하 펌프회로 구성도.
제2도는 제1도의 세부회로도.
제3도는 종래의 Vcc 전압변화에 따른 Cell 및 출력트랜지스터의 문턱전압변환도.
제4도는 본 발명의 고효율 전하 펌프회로 구성도.
제5도는 제4도의 세부회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 30 : 오실레이터 11, 12, 35, 36 : 클램프
13, 14, 31, 32, 33, 34 : 부스터 커패시터 15, 38 : 출력트랜지스터
16 : 과전압차단회로 17, 39 : 전압유지트랜지스터
18, 41 : 저장커패시터 19 : 출력노드
37 : 이중부스터회로 40 : 클리퍼
51 : 레벨쉬프트
본 발명은 고효율 전하 펌프회로에 관한 것으로써, 특히 nMOS FET로 전압을 공급할때 저장을 완전하게 전달하여 저장 전압의 소모를 줄일 수 있도록 한 고효율 전하 펌프회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 전하 펌프회로를 살펴보면 다음과 같다.
제1도는 종래의 전하 펌프회로 구성도로써, 일정한 주기의 펄스를 발생하는 오실레이터(10)와, 상기 오실레이터(10)에서 출력된 파형의 일부분을 소정 전위로 고정하는 클램프(11, 12)와, 상기 클램프(11, 12)사이에 각각 병렬로 접속된 부스터 커패시터(13, 14)와, 상기 부스터 커패시터(13)의 출력신호를 드레인단자와 상기 부스터 커패시터(14)의 출력신호르 드레인단자와 상기 부스터 커패시터(14)의 출력신호를 게이트단자로 입력받는 출력트랜지스터(15)와, 출력노드(19)의 전압을 오실레이터(10)애 피드백하는 과전압차단회로(16)와, 전압 Vcc을 입력받는 전압유지트랜지스터(17)와, 상기 출력트랜지스터(15)의 전압을 일시 저장하는 저장 커패시터(18)로 구성된다.
상기와 같이 구성된 종래의 전하 펌프회로는 제2도의 세부회로도를 참조하여 살펴보면, 상기 오실레이터(10)는 게이트단자에 Vss 전원이 접속되고, 소스단자에 Vcc 전원이 접속되어 있으며, 드레인단자에 인버터(10b)가 접속된 pMOS트랜지스터(10a)와, 상기 인버터(10b)에서 반전된 신호와 NAND게이트(10c)에서 출력되는 신호를 입력으로 하는 NAND게이트(10d)와, 상기 NAND게이트(10d)에서 출력되는 신호를 반전시키는 직렬로 접속된 홀수개의 인버터(10e)(10f)(10g)(10h)(10i)(10j)(10k)(10l)(10m)들과, 상기 최종 인버터(10m)에서 출력되는 신호와 과전압차단회로(16)에서 출력되는 신호를 입력으로 하는 NAND게이트(10c)로 구성되어 있다.
또한, 상기 제1 및 제2클램프(11, 12)는 상기 오실레이터(10)의 상기 NAND게이트(10d)에서 출력된 신호를 직렬로 된 복수개의 인버터(22a)(22b)에 의해 반전시키고, 상기 인버터(22b)에 의해 반전된 전압을 nMOS 트랜지스터(11a)의 소스단자에 인가한다.
상기 nMOS 트랜지스터(11a)의 게이트단자와 pMOS 트랜지스터(11b)의 소스단자는 전압Vcc를 공통으로 하여 상기 nMOS트랜지스터(11a)의 드레인단자와 pMOS 트랜지스터(11b)의 게이트단자에 공통으로 접속된 pMOS 트랜지스터(11c)의 게이트단자와 상기 pMOS 트랜지스터(11b)(11c)의 드레인 단자에서 출력되도록 구성된다.
또한 상기 인버터(22b)에서 반전된 전압은 클램프(12)의 nMOS 트랜지스터(12a)의 소스단자에 인가되고, 상기 nMOS 트랜지스터(12a)의 게이트단자와 pMOS 트랜지스터(12b)의 소수단자는 전압 Vcc를 공통으로 하여 상기 nMOS 트랜지스터(12a)의 드레인 단자와 pMOS 트랜지스터(12b)의 게이트단자에 공통으로 접속된 pMOS 트랜지스터(12c)의 게이트단자와 상기 pMOS 트랜지스터(12b)(12c)의 드레인 단자에서 출력되도록 구성된다.
상기 인버터(22b)에서 반전된 전압은 인버터(22c)(22d)에서 반전되어 부스터 커패시터(13)(14)에 일시 저장되고, 상기 제1클램프(11)와 제2클램프(12)에서 출력되는 전압과 함께 NMOS 출력트랜지스터(15)의 드레인 단자와 게이트단자로 입력된다.
또한 과전압 차단회로(16)는 전압 Vcc에 PMOS 트랜지스터(16a) 및 NMOS 트렌지스터(16b)의 게이트단자가 공통으로 연결되고, PMOS 트랜지스터(16b)의 소스단자는 출력노드(19)와 연결되며, NMOS 트랜지스터(16b)의 드레인단자는 Vss에 연결되고, PMOS 트랜지스터(16c)의 게이트 단자에 접속되어 있다.
그리고, 상기 PMOS 트랜지스터(16c)의 드레인단자와 NMOS 트랜지스터(16a)의 소스단자가 공통으로 연결됨과 동시에 이 출력단자가 NMOS 트랜지스터(16e)의 소스단자에 접속되어서, 상기 PMOS 트랜지스터(16c)의 소스단자로 전압 Vcc가 입력된다.
상기 NMOS 트랜지스터(16d)의 게이트단자에도 전압 Vcc가 인가되며 상기 NMOS 트랜지스터(16e)의 게이트는 직렬로 연결된 인버터(16f)(16g)사이에 접속된 구성으로 되어있다.
또한, 출력노드(19)에는 전압 Vcc을 소스단자와 게이트단자로 입력하여 드레인단자로 출력하는 전압 유지 트랜지스터(17)가 접속되어 있고 상기 전압유지 트랜지스터(17)의 출력전압을 일시 저장하고 Vss에 연결되는 저장 커패시터(18)가 접속되어 있다.
상기와 같이 구성된 종래의 전하펌프회로의 동작을 설명하면 다음과 같다.
전압유지 트랜지스터(17)에 전압 Vcc 인가시 출력노드(19)에는 상기 전압유지트랜지스터(17)의 문턱전압을 뺀 소정 전압(Vcc - VTH)이 공급된다.
상기 전압 Vcc의 인가가 끝나면 출력노드(19)의 노드전압이 전압 Vcc 이하로 내려감에 따라 과전압 차단회로(16)가 제1오실레이터(10)를 동작시켜 일정한 주기의 펄스를 발생시킨다.
상기 오실레이터(10)의 출력(22)이 로우(Low)이면 클램프(11, 12)는 턴온되고 출력트랜지스터(15)의 드레인 전압과 게이트전압을 전압 Vcc 이하로 내려가지 않게 한다.
상기 오실레이터(10)의 출력(22)이 하이(High)이면 클램프(11, 12)는 턴오프되고 출력 트랜지스터(15)의 드레인전압과 게이트전압이 2Vcc가 된다.
즉, 출력트랜지스터(15)가 온되어 저장커패시터(18)에 전압을 공급한다.
상기 저장커패시터(18)에 공급되는 전압은 오실레이터(10)의 동작에 의해 출력노드(19)의 전압이 Vcc + Cell VTH되면 과전압차단회로(16)가 턴온되어 오실레이터(10)가 동작을 멈추고, 저장커패시터(18)로 전압공급을 멈춘다.
상기와 같이 전압펌핑시 출력트랜지스터(15)의 드레인 전압과 게이트전압을 전압 2Vcc까지 올릴 수 있고, 출력노드(19)에 전달할 수 있는 최대 전압은 출력 트랜지스터(15)의 문턱전압을 뺀 2Vcc - VTH가 된다.
그러나, Vcc가 최악조건 2.7V가 되면 출력노드(19)의 원하는 레벨인 Vcc + Cell 트랜지스터의 문턱전압을 올릴수 없는 문제점 (제3도 참조)과 펌핑 효율측면에서도 최대로 저장커패시터(18)에 전달될 수 있는 전압 2Vcc - VTH이므로 소모되는 전하가 많고, 효율이 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써, 이중 부스터회로를 이용하여 출력 트랜지스터의 게이트전압을 출력트랜지스터의 문턱전압(2Vcc + VTH)이상으로 올릴 수 있게함으로써 출력트랜지스터의 드레인 전압 2Vcc를 저장커패시터에 완전히 전달시켜 폄핑 효율을 최악조건 Vcc = 2.7V에서도 출력노드 전압을 원하는 레벨까지 충분히 올릴 수 있도록 한 고효율 전하펌프회로를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 고효율전하 펌프회로는 일정한 주기의 펄스를 발생하는 오실레이터와, 상기 오실레이터에 연결되어 상기 오실레이터에서 출력되는 신호가 하이레벨일때 이를 저장하고, 로우레벨일때 저장된 신호를 출력하는 복수개의 부스터 커패시터와, 상기 부스터 커패시터의 한쪽극에 각각 연결되어 상기 부스터 커패시터에서 출력되는 신호를 소정의 기준레벨로 유지하도록 하는 제1 및 제2클램프와, 출력노드의 전압을 오실레이터에 입력하고 상기 부스터 커패시터 한쪽극에 연결되어 펌핑효율을 높여주는 이중 부스터회로와, 상기 부스터 커패시터의 출력신호를 드레인단자로 그리고 부스터 커패시터의 출력신호를 게이트단자로 제공받는 출력트랜지스터와, 전압 Vcc를 인가받는 전압유지트랜지스터와, 상기 출력트랜지스터의 게이트전압이 지나치게 높아 출력트랜지스터의 파괴를 일으키지 않도록 문턱전압을 막아주는 클리퍼와, 상기 전압유지트랜지스터의 전압을 일시 저장하는 저장 커패시터를 포함하여 이루어짐에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 고효율 전하 펌프회로를 상세히 설명하면 다음과 같다.
제4도는 본 발명의 고효율 전하 펌프회로 구성도이고, 제5도는 제4도의 세부회로도이다.
제4도에 나타낸 바와같이, 일정한 주기의 펄스전압을 발생하는 오실레이터(30)와, 상기 오실레이터(30)에 연결된 복수개의 부스터 커패시터(31, 32, 33, 34)와, 상기 부스터 커패시터(32)의 한쪽극에 연결된 클램프(35, 36)와, 출력노드(19)의 전압을 오실레이터(30)로 피드백하도록 부스터 커패시터 한쪽극에 연결된 이중 부스터회로(37)와, 상기 부스터 커패시터(31, 32)의 출력신호를 드레인측으로 그리고 부스터 커패시터(32, 33)의 출력신호를 게이트측으로 입력받는 출력트랜지스터(38)와, 전압 Vcc를 인가받는 전압유지트랜지스터(39)와, 상기 출력트랜지스터(38)의 게이트 전압이 지나치게 높아 출력트랜지스터 (38)의 파괴를 일으키지 않도록 전압을 막아주는 클리퍼(40)와, 상기 전압유지트랜지스터(39)의 전압을 일시 저장하는 저장커패시터(41)로 구성된다.
상기와 같이 구성된 본 발명의 고효율 전하펌프회로는 제5도의 세부회로도를 참조하여 살펴보면, 상기 오실레이터(30)는 입력되는 신호를 반전시키는 직렬로 된 복수개의 인버터(30a)(30c)와, 상기 인버터(30a)(30c)사이에 병렬로 접속되어 상기 인버터(30a)에 의해 반전된 신호가 하이레벨일 때 이를 저장하고, 로우레벨일 때 저장된 신호를 다음 인버터(30c)의 입력측으로 방출하는 커패시터(30b)와, 상기 입력되는 신호와 상기 커패시터(30b)의 출력신호를 반전시키는 인버터(30c)를 통해 출력되는 신호를 입력하여 출력하는 NOR게이트(30d) 및 NAND게이트(30e)와, 상기 NOR게이트(30d)에서 출력되는 신호를 반전시키는 직렬로 연결된 인버터(30f)(30g)와, 상기 NAND게이트(30e)에서 출력되는 신호를 반전시키는 직렬로 연결된 인버터(30h)(30i)(30j)와, 상기 NAND게이트(30e)에서 출력되는 신호를 반전시키는 인버터(30k)로 구성되어 있다.
또한, 상기 제1클램프(35)는 부스터 커패시터(31)(32)를 경유하도록 접속되며 nMOS 트랜지스터(35a)(48)의 소스단자에 전압 Vcc가 인가되고 상기 부스터 커패시터(32)의 출력이 상기 nMOS 트랜지스터(35a)(48)의 드레인단자와 게이트단자에 인가되도록 구성된다.
또한, 상기 제2클램프(36)는 부스터 커패시터(33)를 경유하도록 접속하여 nMOS 트랜지스터(36a)(49)의 소스단자에 전압 Vcc가 인가되고, 상기 nMOS 트랜지스터(35a)의 드레인단자와 상기 nMOS 트랜지스터(35a)의 드레인단자가 공통으로 연결됨과 동시에 상기 nMOS 트랜지스터(49)의 드레인 단자에 상기 부스터 커패시터(33)의 출력이 인가되도록 구성되어 있다.
또한 이중부스터회로(37)는 출력신호(44)를 반전시키는 직렬로 된 복수개의 인버터(37a)(37b)(37c)와 상기 각각의 인버터(37a)(37b)(37c) 사이에 병렬로 접속되어 인버터에 의해 반전된 신호가 하이레벨일때 저장하고, 로우레벨일때 저장된 신호를 방출하는 커패시터(37d)(37e)와 상기 출력신호와 상기 오실레이터(30)의 노드신호(44)를 입력으로 하는 NOR게이트(37f)와, 상기 NOR게이트(37f)에서 출력되는 신호를 반전시키는 직렬로 연결된 복수개의 인버터(37g)(37h)와 상기 인버터(37f) 출력신호가 게이트에 인가되는 nMOS 트랜지스터(50)와, 상기 오실레이터(30)의 노드신호(44)를 입력으로 하는 NOR게이트(37i)와, 상기 NOR게이트(37i)의 출력신호를 반전시키는 인버터(37i)와, 상기 오실레이터(30)의 노드신호(44)를 반전시키는 복수개의 인버터(37k)(37l)와 상기 오실레이터(30)의 노드신호(44)와 상기 인버터(371)에서 반전되는 신호를 입력하는 NAND게이트(37m)와 상기 NAND게이트(37m)의 출력신호를 반전시키는 인버터(37n)와, 상기 인버터(37n) 출력신호가 게이트로 인가되는 nMOS 트랜지스터(52)와, 복수개의 pMOS FET와 nMOS 트랜지스터 그리고 인버터로 되어있는 레벨쉬프트(51)를 포함하도록 구성되어 있다.
상기 인버터(37j)에서 출력되는 신호는 nMOS 트랜지스터(51b)의 게이트에 인가되고, 인버터(51f)에 의해 반전되어 nMOS 트랜지스터(51d)의 게이트로 인가된다.
또한, Vss 단자에는 nMOS 트랜지스터(51b) 및 nMOS 트랜지스터(51d)의 소스단자가 공통으로 연결되고, pMOS FET(51a)의 드레인 단자와 nMOS 트랜지스터(51b)의 드레인 단자가 연결됨과 동시에 pMOS FET(51c)의 게이트단자에 접속되며, 상기 pMOS FET(51c)의 드레인 단자와 nMOS 트렌지스터(51d)의 드레인단자가 접속된다.
상기 pMOS FET(51a)의 게이트단자는 pMOS FET(51e)의 게이트단자에 접속된다.
상기 레벨쉬프트(51)의 노드신호(46)를 저장하여 출력하는 부스터 커패시터(34)와, 상기 부스터 커패시터(34)의 출력신호 및 상기 nMOS 트랜직스터(48)(49)의 드레인 단자에서 출력되는 신호를 입력으로 하는 출력트랜지스터(38)와, 전압 Vcc가 소스단자 및 게이트단자에 인가되고, 드레인단자가 출력노드(19)에 연결되는 nMOS 전압유지트랜지스터(39)와, 전압 Vcc가 nMOS 트랜지스터(40a)의 소스단자에 연결되고, 상기 nMOS 트랜지스터(40a)의 드레인단자에 직렬로 연결되어 있는 복수개의 nMOS 트랜지스터(40a)(40c)(40d)로 구성되는 클리퍼(40)와, 상기 nMOS 전압유지트랜지스터(39)의 전압을 저장하는 커패시터(41)로 구성된다.
상기와 같이 구성된 본 발명의 고효율 전하펌프회로의 동작을 첨부된 도면 제5도를 참조하여 설명하면 다음과 같다.
상기 전압유지트랜지스터(39)에 전압 Vcc 인가시 출력노드전압 레벨은 상기 전압유지트랜지스터(39)의 문턱전압을 뺀 전압(Vcc-VTH)으로 출력노드(19)에 공급된다.
상기 전압 Vcc 인가가 끝나면 출력노드(19)의 전압 레벨이 Vcc-VTH보다 낮은 경우 전압유지트랜지스터(39)가 턴 온되어 Vcc-VTH로 계속 유지한다.
이때, 일정한 주기의 펄스를 발생하는 오실레이터(30)의 출력신호가 하이(High) 상태로 되는 논-오버래핑(Non-Overlapping)된 신호(노드 42, 노드43)와 노드 43의 반전된 신호(노드 44)가 각각 발생된다.
상기 노드 42가 하이(high)일때 부스터 커패시터(32)의 타단쪽 전압이 Vcc 이상으로 상승하여 nMOS 트랜지스터(48, 49)를 턴온시켜 출력트랜지스터(38)의 드레인전압과 게이트전압을 전압 Vcc로 유지한다.
상기 노드 43이 하이(high)로 상승하면 부스터커패시터(31)는 상기 출력 트랜지스터(38)의 드레인 전압을 2Vcc로 상승시키고 상기 부스터커패시터(33)는 출력 트랜지스터(38)의 게이트전압을 2Vcc로 상승시킨다.
상기 부스터커패시터(33)가 부스팅할때 이중 부스트회로(37)는 노드 44의 펄스를 분압시켜서 일정시간 동안 노드 45를 하이(high)로 만들어서 nMOS 트랜지스터(50)를 턴온한다.
이어서, 노드 46를 Vcc-VTH로 올린 다음 레벨쉬프트(51)를 동작시켜 상기 노드 46의 값을 출력노드(19)쪽으로 이중 부스팅을 하게되면 출력트랜지스터(38)의 게이트 전압을 Vcc + Vpp까지 올릴 수 있다.
또한, 상기 노드 43이 로우(Low)가 되면 상기 노드 47이 하이(High)가 되어 nMOS 트랜지스터(52)를 턴온시켜서 상기 노드 46을 로우(Low)로 만든다.
즉, 이중부스팅회로(37)에 의해 출력트랜지스터(38)의 게이트전압을 문턱전압(2Vcc + VTH)이상으로 올릴 수 있게되므로 출력트랜지스터(38)의 드레인 전압 2Vcc를 완전히 저장커패시터(41)에 전달한다.
따라서, 출력노드(19)에서 펌핑효율이 최악의 조건(Vcc = 2.7V)에 도달하여도 상기 출력노드(19)의 전압레벨을 원하는 레벨까지 충분히 올릴 수 있다.
상술한 바와같이 본 발명은 출력 트랜지스터의 게이트전압을 2Vcc + VTH이상으로 올려 출력트랜지스터의 드레인 전압 2Vcc를 저장 커패시터에 완전히 전달하여 저장 전하의 소모를 줄임으로써 전하펌핑 효율을 배가할 수 있는 탁월한 효과가 있다.

Claims (8)

  1. 일정한 주기의 펄스를 발생하는 오실레이터와, 상기 오실레이터에 연결되어 상기 오실레이터에서 출력되는 신호가 하이레벨일때 이를 저장하고, 로우레벨일때 저장된 신호를 출력하는 복수개의 부스터 커패시터와, 상기 부스터 커패시터의 한쪽극에 각각 연결되어 상기 부스터 커패시터에서 출력되는 신호를 소정의 기준레벨로 유지하도록 하는 제1 및 제2클램프와, 출력노드의 전압을 상기 오실레이터에 입력하고, 사기 부스터 커패시터 한쪽극에 연결되어 펌핑효율을 높여주는 이중 부스터회로와, 상기 부스터 커패시터의 출력신호를 드레인단자로 그리고 부스터커패시터의 출력신호를 게이트단자로 제공받는 출력트랜지스터와, 전압 Vcc를 인가받는 전압유지트랜지스터와, 상기 출력트랜지스터의 게이트 전압이 지나치게 높아 출력트랜지스터의 파괴를 일으키지 않도록 문턱전압을 막아주는 클리퍼와, 상기 전압유지트랜스터의 전압을 일시 저장하는 저장 커패시터를 포함하여 이루어짐을 그 특징으로 하는 고효율 전하 펌프회로.
  2. 제1항에 있어서, 상기 오실레이터는 입력되는 신호를 반전시키는 직렬로 된 복수개의 인버터와, 상기 인버터사이에 병렬로 접속되어 상기 인버터에 의해 반전된 신호가 하이 레벨일때 이를 저장하고, 로우레벨일때 저장된 신호를 다음 인버터의 입력측으로 방출하는 커패시터와, 상기 입력되는 신호와 상기 커패시터의 출력신호를 반전시키는 인버터를 통해 출력되는 신호를 입력하여 출력하는 NOR게이트 및 NAND게이트와, 상기 NOR게이트에서 출력되는 신호를 반전시키는 직렬로 연결된 인버터와, 상기 NAND게이트에서 출력되는 신호를 반전시키는 직렬로 연결된 인버터와, 상기 NAND게이트에서 출력되는 신호를 반전시키는 인버터로 구성되는 것을 특징으로 하는 고효율 전하 펌프회로.
  3. 제1항 또는 제2항에 있어서, 상기 오실레이터의 일측 출력단과 제2클램프의 입력단 사이에는 상기 오실레이터의 인버터에서 출력되는 신호를 일시 저장하여 출력하는 부스터커패시터가 접속됨을 특징으로 하는 고효율 전하 펌프회로.
  4. 제1항에 있어서, 상기 제1클램프는 nMOS 트랜지스터의 소스단자에 전압 Vcc가 연결되고, 상기 부스터 커패시터의 출력이 상기 nMOS 트랜지스터의 드레인단자와 게이트단자에 인가되도록 구성됨을 특징으로 하는 고효율 전하 펌프회로.
  5. 제1항에 있어서, 상기 제2클램프는 nMOS 트랜지스터의 소스단자에 전압 Vcc가 연결되고, 상기 nMOS 트랜지스터의 드레인단자와 상기 nMOS 트랜지스터의 드레인단자가 연결됨과 동시에 상기 nMOS 트랜지스터의 게이트단자에 접속되며, 상기 nMOS 트랜지스터의 드레인단자에 상기 부스터 커패시터의 출력이 인가되도록 구성됨을 특징으로 하는 고효율 전하 펌프회로.
  6. 제1항에 있어서, 이중 부스터회로는 출력신호를 반전시키는 직렬로 된 복수개의 인버터와 상기 각각의 인버터사이에 병렬로 접속되어 인버터에 의해 반전된 신호가 하이레벨일때 저장하고, 로우레벨일때 저장된 신호를 방출하는 커패시터와, 상기 출력신호와 상기 오실레이터의 출력신호를 입력으로 하는 NOR게이트와, 상기 NOR게이트에서 출력되는 신호를 반전시키는 직렬로 연결된 복수개의 인버터와, 상기 인버터 출력신호가 게이트에 연결되는 nMOS 트랜지스터와, 상기 오실레이터의 출력신호를 입력하는 NOR게이트와, 상기 NOR게이트의 출력신호를 반전시키는 인버터와, 상기 오실레이터의 출력신호를 반전시키는 복수개의 인버터와, 상기 오실레이터의 출력신호와 상기 인버터에서 반전되는 신호를 입력하는 NAND게이트와, 상기 NAND게이트의 출력신호를 반전시키는 인버터와, 상기 인버터 출력신호가 게이트에 연결되는 nMOS 트랜지스터와, 복수개의 pMOS FET와 nMOS 트랜지스터 그리고 인버터로 구성된 레벨쉬프트를 포함하여 구성됨을 특징으로 하는 고효율 전하 펌프회로.
  7. 제6항에 있어서, 상기 레벨쉬프트는 인버터에서 출력되는 신호가 nMOS 트랜지스터에 인가되고 인버터에 의해 반전된 신호로 nMOS 트랜지스터의 게이트에 인가되며 Vss 단자에 nMOS 트랜지스터 및 nMOS 트랜지스터의 소스단자가 공통으로 접속되고, pMOS FET 드레인단자와 nMOS 트랜지스터 드레인단자가 연결됨과 동시에 pMOS FET 게이트단자에 접속되며, 상기 pMOS FET 드레인단자와 nMOS 트랜지스터 드레인단자가 접속되고 상기 pMOS FET 게이트단자에 접속됨을 특징으로 하는 고효율 전하 펌프회로.
  8. 제1항에 있어서, 상기 클리퍼는 전압 Vcc가 nMOS 트랜지스터의 소스단자에 인가되고, 상기 nMOS 트랜지스터의 드레인 단자에 직렬로 연결되어 있는 복수개의 nMOS 트랜지스터로 구성됨을 특징으로 하는 고효율 전하펌프회로.
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