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KR0172841B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

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KR0172841B1
KR0172841B1 KR1019950046860A KR19950046860A KR0172841B1 KR 0172841 B1 KR0172841 B1 KR 0172841B1 KR 1019950046860 A KR1019950046860 A KR 1019950046860A KR 19950046860 A KR19950046860 A KR 19950046860A KR 0172841 B1 KR0172841 B1 KR 0172841B1
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KR
South Korea
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device isolation
shaped device
bit line
isolation regions
semiconductor memory
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KR1019950046860A
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정윤
Original Assignee
문정환
엘지반도체주식회사
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

본 발명은 반도체 메모리장치에 관한 것으로, 이중 게이트라인을 이용하여 콘택1개당 커패시터3개를 제어할 수 있도록 한 것이다.
본 발명은 기판상에 소정형태로 배열된 T자형태를 갖는 복수개의 소자분리영역과, 상기 복수개의 T자형 소자분리영역 각각의 상부 중심부분에 형성된 복수개의 비트라인 콘택, 상기 복수개의 비티라인콘택 상부를 지나면서 상기 T자형 소자분리영역의 상부영역상에 형성된 복수개의 비트라인, 상기 비트라인과 직교하는 방향으로 형성된 복수개의 제1게이트라인과 제1게이트라인과 직교하는 방향으로 형성된 복수개의 제2게이트라인으로 구성되며 상기 비트라인 콘택 주위를 둘러싸는 형태로 배치되는 게이트라인, 및 상기 T자형 소자분리영역의 3개의 가지부분에 각각 형성되는 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리장치를 제공한다.

Description

반도체 메모리장치
제1도는 종래의 반도체 메모리장치의 평면 레이아웃을 나타낸 도면.
제2도는 종래의 반도체 메모리장치의 제조방법은 공정순서에 따라 평면 레이아웃으로 나타낸 도면.
제3도는 본 발명에 의한 반도체 메모리장치의 평면 레이아웃을 나타낸 도면.
제4도는 본 발명에 의한 반도체 메모리장치의 제조방법은 공정순서에 따라 평면 레이아웃으로 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 소자분리영역 12A,12B : 게이트라인
13 : 비트라인 콘택 14 : 비트라인
15 : 커패시터 콘택
본 발명은 반도체 메모리장치에 관한 것으로, 이중 폴리실리콘 게이트라인(double polysilicon gate line)을 이용하여 콘택 1개당 커패시터 3개를 제어 할 수 있도록 함으로써 집적도를 향상시킨 반도체 메모리장치에 관한 것이다.
제1도는 종래의 DRAM(Dynamic Random Access Memory)의 평면 레이아웃을 도시한 것으로, 비트라인 콘택(3) 1개가 커패시터(5) 2개를 제어하도록 구성되어 있다. 제1도에서는 참조부호1은 소자분리영역을 나타내는 것이고, 2는 게이트, 3은 비트라인 콘택, 4는 비트라인, 5는 커패시터 콘택을 각각 나타낸다.
제1도와 같이 구성되는 종래의 DRAM 제조방법을 공정순서에 따른 평면 레이아웃을 도시한 제2도를 참조하여 설명하면 다음과 같다.
먼저, 제2도(a)와 같이 기판에 LOCOS(local oxidation of silicon)공정을 이용하여 소자분리영역(1)을 형성한 후, 제2도(b)와 같이 게이트(2)를 형성한다.
이어서 제2도(c)와 같이 기판 전면에 절연막(도시하지 않음)을 형성한 후, 이를 선택적으로 식각하여 커패시터 접속을 위한 콘택(5)을 형성한 다음, 통상의 커패시터 형성 공정을 행하여 상기 콘택(5)에 접속되는 커패시터(도시하지 않음)을 형성한다.
다음에 제2도(d)와 같이 기판 전면에 층간절연막(도시하지 않음)을 형성한 후, 이를 선택적으로 식각하여 비트라인 접속을 위한 콘택(3)을 형성한 다음, 제2도(e)와 같이 상기 콘택(3)을 통해 접속되는 비트라인(4)을 형성한다.
상기와 같이 구성되는 DRAM에 있어서, 데이타의 저장은 비트라인(4)을 타고 흐러들어온 데이타가 게이트(2)가 턴온(turn on)(트랜지스터의 턴온)됨에 따라 커패시터로 들어가 저장됨으로써 이루어지며, 데이타의 독출(write)은 데이타의 저장시와는 반대로 커패시터에 저장된 데이타가 게이트가 턴온됨에 따라 비트라인을 타고 흘러나감으로써 이루어진다.
상기와 같은 구조로 DRAM 셀어레이를 제작할 경우, 소자의 집적화에 한계가 따르게 된다.
본 발명은 비트라인 콘택 1개당 커패시터 3개를 제어할 수 있도록 DRAM셀어레이를 구성함으로써 소자의 집적도를 향상시키는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 기판상에 소정형태로 배열된 T자형태를 갖는 복수개의 소자분리영역과, 상기 복수개의 T자형 소자분리영역 각각의 상부 중심부분에 형성된 복수개의 비트라인 콘택, 상기 복수개의 비트라인콘택 상부를 지나면서 상기 T자형 소자분리영역의 상부영역상에 형성된 복수개의 비트라인, 상기 비트라인과 직교하는 방향으로 형성된 복수개의 제1게이트라인과 제1게이트라인과 직교하는 방향으로 형성된 복수개의 제2게이트라인으로 구성되며 상기 비트라인 콘택 주위를 둘러싸는 형태로 배치되는 게이트라인, 및 상기 T자형 소자분리영역의 3개의 가지부분에 각각 형성되는 커패시터를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3도에 본 발명에 의한 DRAM 셀어레이의 평면 레이아웃을 도시하였다.
제3도에 도시된 바와 같이 본 발명의 DRAM 셀어레이는 비트라인 콘택(13) 1개당 3개의 커패시터(15)를 제어하도록 구성되어 있다.
보다 상세히 설명하면, 소자분리영역(11)이 T자형으로 형성되고, T자형 소자분리영역(11)의 상부 중심부분에 비트라인 콘택(13)이 형성되고, 이 비트라인 콘택(13)들에 접속되도록 비트라인(14)이 형성되고, 게이트라인이 X축 게이트라인(12A)과 이와 교차되는 Y축 게이트라인(12B)의 이중 게이트라인으로 이루어짐으로써 상기 비트라인 콘택(13) 주위의 3면을 3개의 게이트라인이 둘어싸는 형태로 게이트라인이 위치하고, 상기 T자형 소자분리영역(11)의 3개의 가지 종단부에 각각 커패시터 콘택(15)이 형성됨으로써 비트라인 콘택(13) 1개당 커패시터 3개를 제어할 수 있는 구성이 이루어진다.
상기와 같은 구성의 본 발명의 DRAM 셀어레이에 있어서의 기본적인 동작은 상기 종래와 동일하나, 비트라인을 따라 흘러들어 오거나 나가는 데이타가 비트라인 콘택 1개당 3개의 커패시터를 제어하므로 콘택 1개의 주의의 3개의 게이트라인중 어느 하나만 턴온되면 데이타의 입출력이 이루어지게 된다.
제4도를 참조하여 본 발명의 DRAM 셀어레이 제조방법을 설명하면 다음과 같다.
먼저, 기판상의 소정영역에 예컨대, LOCOS공정을 이용하여 복수개의 T자형태의 소자분리영역(11)을 형성하는 바, 설명의 편의를 위해 T자형 소자분리영역(11)을 두부분으로 나누어 상부의 가로영역(11a)과 하부의 세로영역(11b)으로 칭하기로 하면, 복수개의 T자형의 소자분리영역(11)이 일렬로 배열되고 이와 마주보는 형태로 복수개의 T자형 소자분리영역이 일렬로 배열되는 바, 하부의 세로영역(11b)이 마주 보는 열의 서로 인접한 T자형 소자분리영역의 상부 가로영역(11a)사이를 향하도록 배열되며, 이와 같이 서로 마주 보는 형태로 배열되는 2열의 소자분리영역의 배치가 연속적으로 이어지도록 복수개의 T형 소자분리영역(11)을 형성한다.
다음에 제4도(b)에 도시된 바와 같이 세로 방향으로 달리는 복수개의 제1게이트라인(12A)을 형성하는 바, 이 제1게이트라인(12A)은 상기 T자형 소자분리영역(11)의 하부 세로영역(11b) 상부로는 지나지 않고 양쪽의 상부 가로영역(11a)으로 지나도록 형성한다.
이어서 제4도(c)와 같이 기판 전면에 절연막(18)을 형성한다.
다음에 제4도(d)와 같이 상기 절연막(13)을 선택적으로 식각하여 콘택홀(17)을 형성한다.
이어서 제4도(e)와 같이 가로방향으로 달리는 제2게이트라인(12B)을 형성하는바, 이 제2게이트라인(12B)은 상기 T자형 소자분리영역(11)의 하부 세로영역(11b)만을 지나도록 배치한다. 이와 같이 게이트라인을 제1게이트라인(12A)과 이에 교차되는 제2게이트라인(12B)의 이중 게이트라인으로 형성하면 제4도(e)에 도시된 바와 같이 T자형 소자분리영역(11)의 하부 세로영역(11b)과 상부 가로영역(11a) 양쪽 가지부분에 각각 직교하는 형태로 게이트라인이 배치되게 된다.
다음에 제4도(f)와 같이 커패시터 접속을 위한 콘택(15) 및 비트라인 접속을 위한 콘택(13)을 형성하는 바, 커패시터 접속을 위한 콘택(15)은 상기 하나의 T자형 소자분리영역(11)의 3개의 가지부분에 하나씩 모두 3개, 그리고 비트라인접속을 위한 콘택(13)은 T자형 소자분리영역의 중앙부분에 하나씩 형성한다.
이어서 상기 커패서터 콘택(15)을 통해 접속되는 커패시터(도시하지 않음)를 통상의 공정을 이용하여 형성한다.
이어서 제4도(g)와 같이 기판 전면에 층간절연막(도시하지 않음)을 형성한 후, 이위에 비트라인(14)을 형성하는 바, 상기 T자형 소자분리영역의 상부 가로영역(11a)상에 달리도록 배치하여 형성한다.
상기와 같이 구성되는 본 발명의 DRAM 셀어레이를 종래와 비교해보면, 비트라인 콘택 1개당 3개의 커패시터를 제어하게 되므로 집적도를 향상시킬 수 있으며, 비트라인 1개가 제어하는 커패시터가 많아지므로 그만큼 비트라인 수를 감소시킬 수 있어 비트라인 관련 불량을 감소시킬 수 있게 된다.

Claims (5)

  1. 기판상에 소정형태로 배열된 T자형태를 갖는 복수개의 소자분리영역과, 상기 복수개의 T자형 소자분리영역 각각의 상부 중심부분에 형성된 복수개의 비트라인 콘택, 상기 복수개의 비트라인 콘택 상부를 지나면서 상기 T자형 소자분리영역의 상부 영역상에 형성된 복수개의 비트라인, 상기 비트라인과 직교하는 방향으로 형성된 복수개의 제1게이트라인과 제1게이트라인과 직교하는 방향으로 형성된 복수개의 제2게이트라인으로 구성되며 상기 비트라인 콘택 주위를 둘러싸는 형태로 배치되는 게이트라인, 및 상기 T자형 소자분리영역의 3개의 가지부분에 각각 형성되는 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 T자형 소자분리영역 각각의 상부 중심에 형성된 비트라인 콘택이 그 T자형 소자분리영역의 3개의 가지부분에 각각 형성되는 상기 3개의 커패시터를 제어하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 복수개의 T자형 소자분리영역은 복수개의 T자형의 소자분리영역이 일렬로 배열되고, 이와 마주보는 형태로 복수개의 T자형 소자분리영역이 일렬로 배열되는 바, T자형 소자분리영역의 세로부분이 마주 보는 열의 서로 인접한 T자형 소자분리영역의 가로부분 사이를 향하도록 배열되며, 이와같이 서로 마주 보는 형태로 배열된 2열의 소자분리영역의 배치형태가 연속적으로 이어지는 형태로 배열되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제1게이트라인이 상기 T자형 소자분리영역의 가로부분 양측 상부를 지나도록 배치되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 제2게이트라인이 상기 T자형 소자분리영역의 세로부분만을 지나도록 배치되는 것을 특징으로 하는 반도체 메모리장치.
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