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KR0172741B1 - 플래쉬 메모리 장치 - Google Patents

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KR0172741B1
KR0172741B1 KR1019950052511A KR19950052511A KR0172741B1 KR 0172741 B1 KR0172741 B1 KR 0172741B1 KR 1019950052511 A KR1019950052511 A KR 1019950052511A KR 19950052511 A KR19950052511 A KR 19950052511A KR 0172741 B1 KR0172741 B1 KR 0172741B1
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KR
South Korea
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bit line
memory cell
flash memory
memory device
pass transistor
Prior art date
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KR1019950052511A
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English (en)
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KR970051358A (ko
Inventor
심현수
Original Assignee
김주용
현대전자산업주식회사
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

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  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 플래쉬 메모리 장치(Flash Memory device)에 관한 것으로서, 낸드 구조의 플래쉬 메모리 셀 어레이에서 임의로 선택된 비트라인에 접속되어 있는 메모리 셀 스트링의 접지라인을 그 다음의 비트라인에 접속하여 프로그램 확인모드를 시행 하도록 한 플래쉬 메모리 장치에 관한 것이다.

Description

플래쉬 메모리 장치
제1도는 종래의 플래쉬 메모리 장치의 회로도.
제2도는 본 발명에 따른 플래쉬 메모리 장치의 회로도.
제3도는 제2도의 메모리셀 스트링의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
MS11 내지 MSmn : 메모리셀 스트링 BL1 내지 BLn : 비트라인
BL 센스 1 내지 BL 센스 n : 독출시 센스앰프
본 발명은 플래쉬 메모리 장치에 관한것으로, 특히 낸드(NAND)구조의 플래쉬 메모리 셀 어레이에서 임의로 선택된 비트라인에 접속되어 있는 메모리 셀 스트링(memory cell string)의 접지라인을 그 다음의 비트라인에 접속하여 프로그램 확인모드를 시행하도록 한 플래쉬 메모리 장치에 관한 것이다.
일반적으로 낸드(NAND)구조의 플래쉬 메모리 셀 어레이는 제1도에 도시된 바와같이 각 비트라인(BL1 내지 BLn)에 접속되는 각각의 메모리 셀 스트링(M11 내지 Mmn)의 다른 한쪽은 N+확산으로 서로 접속된다. 이는 최종적으로 접지(VSS)라인과 접속되어 접지 전위가 상기 각 메모리 셀 스트링(M11 내지 Mmn)으로 공급되게 된다. 이러한 종래의 플래쉬 메모리 장치는 프로그램 확인모드시 임의의 비트라인에 접속되어 있는 각 메모리셀을 통해 흐르는 전류에 의해 각 비트라인에 접속된 메모리 셀 스트링(M11 내지 Mmn)의 소오스 전극의 전위가 접지 전위가 아닌 임의의 전위(VSL=I * R)를 갖게 된다. 특히 접지(VSS)라인에서 멀리 떨어진 비트라인 일수록 소오스 전극의 전위는 높아지게 된다. 그러므로 각 비트라인에 접속된 메모리 셀의 프로그램 문턱전압(Vt)은 달라질 수 밖에 없고, N+확산을 통한 저항 때문에 억세스 타임(access time)이 길어지게 되는 단점이 있다.
따라서 본 발명은 낸드 구조의 플래쉬 메모리 셀 어레이에서 임의로 선택된 비트라인에 접속되어 있는 메모리 셀 스트링의 접지라인을 그 다음의 비트라인에 접속하여 프로그램 확인모드를 시행하도록 하므로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기위한 본 발명은 독출시 각각의 비트라인 센스앰프가 각각의 비트라인간에 접속되며, Y-디코더신호에 따라 상기 각각의 비트라인으로 독출시 비트라인전압을 선택적으로 공급 하도록 하는 다수의 패스 트랜지스터와, 상기 각각의 비트라인 및 접지간에 접속되며, 상기 Y-디코더신호에 따라 상기 비트라인을 선택적으로 접지전위가 되도록 하는 또다른 다수의 패스 트랜지스터와, 상기 각각의 비트 라인에 어느 한 단자가 접속되며, 다른 한 단자는 상기 각각의 비트 라인을 입력으로 하는 패스 트랜지스터를 통해 그다음의 비트라인으로 접속되는 다수의 메모리셀 스트링으로 구성 되는 것을 특징으로 한다.
또한, 상기 메모리셀 스트링은 분할 선택신호를 입력으로 하는 패스 트랜지스터와, 다수의 워드라인을 각각 입력으로 하는 다수의 메모리셀과, 또다른 분할 선택신호를 입력으로 하는 패스 트랜지스터가 비트라인 및 각각의 패스 트랜지스터간에 직렬로 접속되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2도는 본 발명에 따른 플래쉬 메모리 장치의 회로도로서, 독출시 센스앰프(VRD) 및 각각의 비트라인(BL1 내지 BLn)간에는 Y-디코더 신호(Y1 내지 Yn)를 입력으로 하는 패스트랜지스터(P1 내지 Pn)가 각각 접속되게 된다. 그리고 상기 각각의 비트라인(BL1 내지 BLn) 및 접지(VSS)간에는 상기 Y-디코더 신호(Y1 내지 Yn)를 입력으로 하는 패스트트랜지스터(N1 및 Nn)가 각각 접속하게 된다. 한편 다수의 메모리셀 스트링(MS11 내지 MSmn)의 어느 한 단자가 상기 각각의 비트라인(BL1 내지 BLn)에 접속되고, 다른 한 단자는 상기 각각의 비트 라인(BL1 내지 BLn)을 입력으로 하는 패스트랜지스터(N11 내지 Nmn)통해 그다음의 비트라인(BLi+1)으로 접속되게 된다.
이러한 플래쉬 메모리 장치에 있어서, 예를 들어 메모리셀 스트링(MS11)을 선택적으로 프로그램 확인모드를 시행하기 위한 방법은 상기 Y-디코더 신호(Y1)는 로우(low) 상태로 하고, Y-디코더 신호(Y2)는 하이(high) 상태로 유지되게 한다. 이때 상기 Y-디코더 신호(Y1)를 입력으로 하는 패스트랜지스터(P1)가 턴온(turn on)되어 상기 독출시 비트라인 전압이 비트라인(BL1)에 공급되게 된다. 이때 상기 Y-디코더 신호(Y1)를 입력으로 하는 패스트랜지스터(N1)가 턴오프(turn off)된다. 한편, 상기 Y-디코더 신호(Y2)를 입력으로 하는 패스트랜지스터(P2)가 턴오프되어 상기 센스앰프로부터 비트라인(BL2)이 분리되게 된다. 그리고 상기 Y-디코더신호(Y2)를 입력으로 하는 패스 트랜지스터(N2)가 턴온 되어 상기 비트라인(BL2)을 접지전위(VSS) 상태로 유지시키게 된다.
따라서 상기 비트라인(BL1)을 입력으로 하는 패스 트랜지스터(N11)를 통해 상기 비트라인(BL1) 및 상기 비트라인(BL2)간에 접속된 메모리셀 스트링(MS11)의 프로그램 확인모드 시행이 가능하게 된다.
또한, 기수열의 메모리셀 스트링(MSi1 내지 MSin-1) 및 우수열의 메모리셀 스트링(MSi2 및 MSin)에 대해 동시에 프로그램 확인모드의 시행이 가능하다. 즉, 기수열의 메모리셀 스트링(MSi2 내지 MSin-1)에 대해 프로그램 확인모드를 시행하기 위한 방법은 기수열의 Y-디코더신호(Y1, Y3, Y5, …, Yn-1)를 로우상태로 하고, 우수열의 Y-디코더신호(Y2, Y4, Y6,…, Yn)를 하이상태로 유지되게 한다. 반대로 우수열의 메모리셀 스트링(MSi2 및 MSin)에 대해 프로그램 확인모드를 시행하기 위해서는 기수열의 Y-디코더신호(Y1, Y3, Y5, …, Yn-1)를 하이상태로 하고, 우수열의 Y-디코더신호(Y2, Y4, Y6,…, Yn)를 로우상태로 유지되게 한다. 그러므로써 임의의 로우상태의 메모리셀 스트링(MS11 내지 MSmn)에 대해 프로그램 확인모드의 시행이 두번의 확인으로 가능하게 된다.
제3도는 제2도의 메모리셀 스트링의 상세 회로도로서, 분할 선택신호(SS)를 입력으로 하는 패스 트랜지스터(Ns)와, 다수의 워드라인(WL1 내지 WLn)을 각각 입력으로 하는 다수의 메모리셀(MC1 내지 MCn)과, 분할 선택신호(SSS)를 입력으로 하는 패스 트랜지스터(Nss)가 비트라인(BLi) 및 각각의 패스 트랜지스터(N11 내지 Nmn)의 소오스(S)전극간에 직렬로 접속된다.
예를들어 메모리셀 스트링(MS11)의 임의의 메모리셀 드레인 영역에 분할 선택신호(SS)에 의해 동작되는 패스 트랜지스터(Ns) 및 비트라인(BL1)과 패스트랜지스터(P1)를 통해 독출시 비트라인 전압이 공급되고, 상기 임의의 메모리셀의 소오스 영역으로 또다른 분할 선택신호(SSS)에 의해 동작되는 패스 트랜지스터(Nss) 및 비트라인(BL2)을 통해 접지(Vss)전위가 공급된다. 이때 임의의 메모리셀이 아직 소거(erase)상태이면 상기 비트라인(BL1)에는 일정전위의 전압(VRD - △V)이 공급된다. 그리고 패스 트랜지스터(N11)에 의해 상기 임의의 메모리셀의 소오스 영역으로는 접지(Vss)전위가 계속 공급되게 된다. 즉, 상기 패스 트랜지스터(N11)를 통해 흐르는 전류가 소거상태에 있는 메모리셀 전류보다 훨씬 크다. 만약 상기 임의의 메모리셀이 프로그램 되었다면 상기 비트라인(BL1)에는 독출시 비트라인 전압이 그대로 공급되어 프로그램 확인 모드를 시행할 수 있게 된다.
상술한 바와같이 본 발명에 의하면 낸드 구조의 플래쉬 메모리 셀 어레이에서 임의로 선택된 비트라인에 접속되어 있는 메모리 셀 스트링의 접지라인을 그 다음의 비트라인에 접속하여 프로그램 확인모드를 시행 하도록 하므로써, 메모리셀의 프로그램 문턱전압을 일정하게 공급할 수 있고, 빠른 억세스 타임 및 데이터 유지 보장으로 인해 제품의 신뢰성 및 생산성 향상에 탁월한 효과가 있다.

Claims (4)

  1. 각각의 비트라인 센스앰프가 각각의 비트라인간에 접속되며, Y-디코더신호에 따라 상기 각각의 비트라인으로 독출시 비트라인 전압을 선택적으로 공급 하도록 하는 다수의 패스 트랜지스터와, 상기 각각의 비트라인 및 접지간에 접속되며, 상기 Y-디코더신호에 따라 상기 비트라인을 선택적으로 접지전위가 되도록 하는 또다른 다수의 패스 트랜지스터와, 상기 각각의 비트 라인에 어느 한 단자가 접속되며, 다른 한 단자는 상기 각각의 비트 라인을 입력으로 하는 패스 트랜지스터를 통해 그 다음의 비트라인으로 접속되는 다수의 메모리셀 스트링으로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제1항에 있어서, 상기 다수의 메모리셀 스트링은 분할 선택신호를 입력으로 하는 패스 트랜지스터와, 다수의 워드라인을 각각 입력으로 하는 다수의 메모리셀과, 또다른 분할 선택신호를 입력으로 하는 패스 트랜지스터가 비트라인 및 각각의 패스 트랜지스터간에 직렬로 접속되는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제1항에 있어서, 상기 다수의 메모리셀 스트링이 기수열 및 우수열로 구분되어 프로그램 확인동작이 가능하도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제1항에 있어서, 상기 다수의 패스 트랜지스터는 각각의 비트라인 및 그 다음의 비트라인간에 접속되는 것을 특징으로 하는 플래쉬 메모리 장치.
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