KR0172503B1 - Dram emulation chip memorizing system parity - Google Patents
Dram emulation chip memorizing system parity Download PDFInfo
- Publication number
- KR0172503B1 KR0172503B1 KR1019950011923A KR19950011923A KR0172503B1 KR 0172503 B1 KR0172503 B1 KR 0172503B1 KR 1019950011923 A KR1019950011923 A KR 1019950011923A KR 19950011923 A KR19950011923 A KR 19950011923A KR 0172503 B1 KR0172503 B1 KR 0172503B1
- Authority
- KR
- South Korea
- Prior art keywords
- parity
- exclusive
- signal
- value
- control signal
- Prior art date
Links
- 238000013500 data storage Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
본 발명은 패리티값 및 패리티 에러를 저장하여 디램의 패리티 에러를 체크할 수 있는 시스템 패리티를 기억하는 디램 에뮬레이션 칩에 관한 것으로, 데이타를 저장하는 데이타 저장수단; 상기 데이타 저장수단으로부터 시스템의 패리티값을 읽어내는 제1배타적 논리합 수단; 패리티값을 임시 저장하는 지연수단; 상기 지연수단으로부터 현재 기록된 패리티값을 읽어 이전의 패리티값과 비교하는 제2배타적 논리합 수단; 상기 제2배타적 논리합 수단으로부터 패리티 비교값을 받아 현재의 플래그 값과 이전의 값과의 동일 여부를 저장하는 플래그; 상기 제2배타적 논리합 수단의 세트, 리셋 여부에 따라 현재의 패리티값의 반전 또는 비반전 여부를 결정하는 제3배타적 논리합 수단을 구비하여 이루어지는 것을 특징으로 한다.The present invention relates to a DRAM emulation chip that stores a parity value and a parity error to store a system parity capable of checking a parity error of a DRAM, comprising: data storage means for storing data; First exclusive OR means for reading a parity value of a system from the data storing means; Delay means for temporarily storing a parity value; Second exclusive OR means for reading the currently recorded parity value from the delay means and comparing it with a previous parity value; A flag which receives a parity comparison value from the second exclusive OR means and stores whether a current flag value is equal to a previous value; And a third exclusive logical sum means for determining whether the current parity value is inverted or not inverted according to the set of the second exclusive logical sum means and whether or not to reset.
Description
제1도는 본 발명에 따른 디램 에뮬레이션 칩의 일실시 블록도.1 is a block diagram of one embodiment of a DRAM emulation chip according to the present invention.
제2도는 본 발명에 따른 상기 제1도의 디램 에뮬레이션 칩의 신호 타이밍도.2 is a signal timing diagram of the DRAM emulation chip of FIG. 1 according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 레이스터 2,4,6 : 배타적 논리합부1: Raster 2,4,6: exclusive logical sum
3 : 지연 저장부 5 : 에러 플래그부3: delay storage unit 5: error flag unit
7 : 리셋 신호 발생부 8 : 기록 타이밍 제어부7: reset signal generator 8: recording timing controller
9 : 타이밍 제어부9: timing control unit
본 발명은 개인용 컴퓨터(PC) 및 데이타 송·수신 시스템에서 패리티 비트(parity bit)를 저장하는 디램(DRAM)을 대치하는 장치에 관한 것으로, 특히 디램의 패리티 에러를 체크할 수 있는 디램 에뮬레이션(emulation) 칩에 관한 것이다.The present invention relates to a device for replacing a DRAM for storing parity bits in a personal computer (PC) and a data transmission / reception system, and in particular, a DRAM emulation capable of checking a parity error of the DRAM. ) It is about the chip.
종래의 패리티 에뮬레이션 칩(Parity Emulation Chip)은 시스템의 패리티값을 저장하고, 판독(read)시 패리티를 만들어 출력한다. 이때 초기에 저장된 패리티를 그대로 끝까지 사용하므로 만약, 초기 동작 중 시스템이 불안정하여 패리티값을 잘못 저장하게 되는 경우 이로 인해 시스템의 부팅(booting)이 불가능해지는 문제가 발생한다.A conventional parity emulation chip stores a parity value of a system and generates and outputs parity on a read. At this time, since the previously stored parity is used as it is to the end, if the system is unstable during the initial operation and the parity value is stored incorrectly, this causes a problem that the system cannot be booted.
상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은, 패리티값 및 패리티 에러를 저장하여 디램의 패리티 에러를 체크할 수 있는 시스템 패리티를 기억하는 디램 에뮬레이션 칩을 제공하는데 그 목적이 있다.An object of the present invention is to provide a DRAM emulation chip which stores a parity value and a parity error to store a system parity capable of checking a parity error of a DRAM.
상기 목적을 달성하기 위하여 본 발명은, 시스템 패리티를 기억하는 디램 에뮬레이션 칩에 있어서, 전원 구동시 리셋 신호를 발생하는 리셋 신호 발생 수단; RAS(Row Address Strobe), CAS(Column Address Strobe) 및 기록 인에이블 신호(WE)에 응답하여 판독 제어 신호 및 기록 제어 신호를 생성하는 타이밍 제어 수단; 상기 기록 제어 신호에 응답하여 데이타 및 패리티 비트를 입력받아 저장하는 저장수단; 상기 저장수단으로부터 출력되는 데이타로부터 시스템 패리티값을 얻기 위해 데이타의 각 비트를 배타적 논리합하는 제1배타적 논리합 수단; 상기 리셋 신호에 의해 리셋되며, 상기 제1배타적 논리합 수단으로부터 출력되는 패리티값을 상기 CAS 신호가 로우인 구간만큼 지연하여 저장하는 지연 저장 수단; 현재 기록된 상기 패리티 비트 및 상기 지연 저장 수단으로부터 출력되는 이전의 패리티값을 입력받아 배타적 논리합하는 제2배타적 논리합 수단; 상기 판독 제어 신호에 응답하여 리셋 동작을 수행하고, 상기 기록 제어 신호에 응답하여 상기 제2배타적 논리합 수단으로부터 출력되는 신호에 따라 에러 플래그를 셋팅하는 에러 플래그 수단; 및 상기 판독 제어 신호에 응답하여 상기 에러 플래그 수단으로부터 출력되는 플래그값 및 상기 제2배타적 논리합 수단으로부터 출력되는 신호를 배타적 논리합하여 판독시 패리티값의 반전 또는 비반전 여부를 출력하는 제3배타적 논리합 수단을 포함하여 이루어진다.In order to achieve the above object, the present invention provides a DRAM emulation chip for storing system parity, comprising: reset signal generating means for generating a reset signal when a power supply is driven; Timing control means for generating a read control signal and a write control signal in response to a low address strobe (RAS), a column address strobe (CAS), and a write enable signal WE; Storage means for receiving and storing data and parity bits in response to the write control signal; First exclusive OR means for exclusive ORing each bit of data to obtain a system parity value from the data output from the storage means; Delay storage means for resetting by the reset signal and delaying and storing the parity value output from the first exclusive-OR means by an interval in which the CAS signal is low; Second exclusive OR means which receives the currently recorded parity bit and a previous parity value output from the delay storing means and performs an exclusive OR; Error flag means for performing a reset operation in response to the read control signal, and setting an error flag in accordance with a signal output from the second exclusive logical sum means in response to the write control signal; And third exclusive OR means for outputting whether the parity value is inverted or non-inverted by the exclusive OR of the flag value output from the error flag means and the signal output from the second exclusive OR in response to the read control signal. It is made, including.
이하, 첨부된 도면 제1도 및 제2도를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.
먼저, 제1도는 본 발명에 따른 시스템 패리티를 기억하는 디램 에뮬레이션 칩의 일실시 블록도로서, 도시된 바와 같이 패리티 에뮬레이션 칩은 전원 구동(power on)시 리셋 신호를 발생하는 리셋 신호 발생부(7)와, RAS(Row Address Strobe), CAS(Column Address Strobe) 및 기록 인에이블 신호(WE)에 응답하여 판독 제어 신호 및 기록 타이밍 신호를 출력하는 타이밍 제어부(9)와, 상기 리셋 신호에 의해 리셋되며 상기 기록 타이밍 신호에 응답하여 기록 제어 신호를 출력하는 기록 타이밍 제어부(8)와, 상기 기록 제어 신호에 응답하여 8비트 데이타(D[7:0])와 1비트 패리티 비트(DPI)를 저장하는 레지스터(1)와, 상기 레지스터(1)로부터 출력되는 9비트 데이타로부터 시스템 패리티값을 얻기 위해 데이타의 각 비트를 배타적 논리합하는 배타적 논리합부(XOR, 2)와, 상기 리셋 신호에 의해 리셋되며 상기 배타적 논리합부(2)로부터 출력되는 패리티값을 CAS 신호가 로우인 구간만큼 지연하여 저장하는 지연 저장부(3)와, 현재 기록된 패리티값 및 상기 지연 저장부(3)로부터 출력되는 이전의 패리티값을 입력받아 배타적 논리합하는 배타적 논리합부(XOR, 4)와, 상기 기록 타이밍 제어부(8)로부터 출력되는 상기 기록 제어 신호에 응답하여 상기 배타적 논리합부(4)로부터 출력되는 신호에 따라 에러 플래그를 세팅하고, 상기 판독 제어 신호에 응답하여 리셋 동작을 수행하는 에러 플래그부(5)와, 상기 판독 제어 신호에 응답하여 상기 에러 플래그부(5)로부터 출력되는 플래그값 및 상기 배타적 논리합부(4)로부터 출력되는 신호를 배타적 논리합하여 현재의 패리티값의 반전 또는 비반전 여부를 출력(DPO)하는 배타적 논리합부(6)로 이루어진다.First, FIG. 1 is a block diagram illustrating a DRAM emulation chip for storing system parity according to an exemplary embodiment of the present invention. As shown in FIG. 1, a parity emulation chip generates a reset signal generator 7 that generates a reset signal when a power is turned on. ), A timing control unit 9 for outputting a read control signal and a write timing signal in response to a RAS (Column Address Strobe), a CAS (Column Address Strobe), and a write enable signal (WE), and a reset by the reset signal. And a write timing controller 8 for outputting a write control signal in response to the write timing signal, and storing 8-bit data D [7: 0] and 1-bit parity bits DPI in response to the write control signal. A register 1, an exclusive OR (XOR) 2 for exclusively ORing each bit of the data to obtain a system parity value from the 9-bit data output from the register 1, and the reset signal. And a delay storage unit 3 for resetting and storing the parity value outputted from the exclusive logical sum unit 2 by an interval in which the CAS signal is low, and the currently recorded parity value and the delay storage unit 3. An exclusive logical sum unit (XOR, 4) for receiving the previous parity value to be exclusively ORed, and a signal output from the exclusive logical sum unit (4) in response to the write control signal output from the recording timing control unit (8). An error flag section 5 for setting an error flag according to the read control signal, and performing a reset operation in response to the read control signal, and a flag value and the exclusive logic output from the error flag section 5 in response to the read control signal. The exclusive logic summation unit 6 performs exclusive OR on the signal output from the summation unit 4 to output (DPO) whether the current parity value is inverted or not inverted.
한편, 전반적인 동작을 살펴보면 다음과 같다.Meanwhile, the overall operation is as follows.
초기에 전원이 온(ON)된 후, 지연 저장부(3) 및 기록 타이밍 제어부(8)를 리셋한다. 상기 기록 타이밍 신호에 따라 기록 제어 신호가 인에이블되면, 즉 기록 인에이블 신호(WE)가 로우, RAS 신호가 로우이고, CAS 신호가 하강 에지일 때, 레지스터(1)에 8비트 데이타(D[7:0])와 1비트 패리티(DPI)가 저장된다. 그리고, 배타적 논리합부(2)에서 레지스터(1)로부터 출력되는 9비트 데이타에 대한 배타적 논리합을 수행하며, 그 수행된 결과는 CAS 신호가 상승 에지일 때 지연 저장부(3)에 래치된다.After the power is initially turned on, the delay storage section 3 and the write timing control section 8 are reset. When the write control signal is enabled according to the write timing signal, that is, when the write enable signal WE is low, the RAS signal is low, and the CAS signal is a falling edge, 8-bit data D [ 7: 0]) and 1-bit parity (DPI). Then, the exclusive OR is performed by the exclusive OR for the 9-bit data output from the register 1, and the result is latched in the delay storage unit 3 when the CAS signal is the rising edge.
이때, 다음 기록 사이클에서 첫번째 쓰여진 패리티값과 반대의 값이 쓰여지면 배타적 논리합부(4)의 출력이 '1'이 되며, 이는 에러 플래그부(5)내의 플래그 비트를 세트하게 된다. 이미 세트된 플래그 비트는 다음번 첫번째 판독까지 그 값을 유지한다. 즉, 그 중간에 잘못된 값이 써지든, 정상적인 값이 써지든 리셋되지 않고 있다가 판독과 함께 리셋된다.At this time, if a value opposite to the first written parity value is written in the next write cycle, the output of the exclusive OR 4 becomes '1', which sets the flag bit in the error flag 5. The already set flag bit holds its value until the next first read. That is, whether an invalid value or a normal value is written in the middle, it is not reset and is reset with a readout.
만약, 초기에 판독만의 동작이 있다면 이 칩은 짝수 패리티를 보내게 된다. 그러나, 모든 주된 기판(main board)은 메모리 체크시 기록 후에 판독하는 플로우(flow)이므로 이 동작은 시스템 에러 발생과 무관하게 동작할 수 있다.If there is an initial read-only operation, the chip will send even parity. However, since all main boards are flows which are read after writing at the memory check, this operation can operate regardless of the occurrence of a system error.
일단 플래그 비트가 세트되면 판독 사이클에 지연 저장부(3)에 저장된 이전의 패리티값과 반대의 값을 출력하게 되고, 정상 일때에는 현재 저장된 패리티값을 그대로 출력한다.Once the flag bit is set, a value opposite to the previous parity value stored in the delay storage unit 3 is output in the read cycle, and when the flag bit is normal, the currently stored parity value is output as it is.
제2도는 본 발명의 일실시예에 따른 상기 제1도의 디램 에뮬레이션 칩의 신호 타이밍도이다.2 is a signal timing diagram of the DRAM emulation chip of FIG. 1 according to an embodiment of the present invention.
제2도를 참조하면, 첫번째 데이타가 FF이고 패리티값(DPI)이 '1'이므로 패리티는 홀수(odd)이다.Referring to FIG. 2, since the first data is FF and the parity value DPI is '1', the parity is odd.
CAS 신호의 하강 에지(21)에서는 8비트 데이타 FF이고 패리티값(DPI)이 '1'이 9비트 레지스터(1)에 저장되고 배타적 논리합부(2)를 통해 계산된 패리티값이 CAS 신호의 상승 에지(22)에서 지연 저장부(3)에 저장된다.On the falling edge 21 of the CAS signal, the 8-bit data FF, the parity value (DPI) is stored in the 9-bit register (1), and the parity value calculated by the exclusive OR (2) is the rise of the CAS signal. It is stored in the delay store 3 at the edge 22.
두번째 데이타가 3A, 패리티값(DPI)이 '1'이면 마찬가지로 홀수(odd)이므로 에러 플래그 없이 동작하며 판독 시에 DD에 대한 홀수 패리티인 '1'을 출력한다.If the second data is 3A and the parity value (DPI) is '1', it is similarly odd (odd) and thus operates without an error flag, and outputs '1', which is an odd parity for the DD upon reading.
그러나 만약 두번째 기록시에 이전의 패리티값이 '0'이면 내부의 에러 플래그가 세트되고 판독시에 짝수 패리티값인 '0'을 출력하고 만약 그 다음 판독시 정상인 홀수값을 내보낼 것이다.However, if the previous parity value is '0' at the second write time, the internal error flag is set and the even parity value '0' is output at the read time and the normal odd value is sent at the next read time.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 본 발명은 에러 패리티 출력을 1회 한정하여 즉, 기록 에러 발생 후 첫번째 판독시에만 에러 패리티값을 출력하도록 하여 종래의 디램 대치용 에뮬레이션 로직의 문제점인 부팅시의 에러 기록 문제를 해결함으로써 패리티 칩의 실용화가 가능하다.As described above, the present invention limits the error parity output once, that is, outputs an error parity value only at the first reading after a write error occurs, thereby solving the problem of booting errors, which is a problem of conventional DRAM replacement emulation logic. The parity chip can be put to practical use.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011923A KR0172503B1 (en) | 1995-05-15 | 1995-05-15 | Dram emulation chip memorizing system parity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011923A KR0172503B1 (en) | 1995-05-15 | 1995-05-15 | Dram emulation chip memorizing system parity |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960042347A KR960042347A (en) | 1996-12-21 |
| KR0172503B1 true KR0172503B1 (en) | 1999-03-30 |
Family
ID=19414452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950011923A KR0172503B1 (en) | 1995-05-15 | 1995-05-15 | Dram emulation chip memorizing system parity |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172503B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460708B1 (en) * | 1997-09-23 | 2005-05-24 | 삼성전자주식회사 | Error check and correcting circuit for testing of semiconductor memory |
-
1995
- 1995-05-15 KR KR1019950011923A patent/KR0172503B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960042347A (en) | 1996-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100203392B1 (en) | Programmable memory timing | |
| US4903268A (en) | Semiconductor memory device having on-chip error check and correction functions | |
| US7458004B2 (en) | Semiconductor storage device | |
| US4782487A (en) | Memory test method and apparatus | |
| US5623506A (en) | Method and structure for providing error correction code within a system having SIMMs | |
| US5379304A (en) | Method and structure for providing error correction code and parity for each byte on SIMM's | |
| KR100305311B1 (en) | Refresh period control apparatus and method, and computer | |
| KR920002575B1 (en) | Byte write error code method and apparatus | |
| JPH0757496A (en) | Error detector for storage device and detecting and correcting method of error of storage device | |
| US5495491A (en) | System using a memory controller controlling an error correction means to detect and correct memory errors when and over a time interval indicated by registers in the memory controller | |
| US5973988A (en) | Semiconductor memory device having circuit for monitoring set value of mode register | |
| US6789179B2 (en) | Method and system for fast data access using a memory array | |
| EP0041999A1 (en) | Self-correcting memory system and method | |
| US5481552A (en) | Method and structure for providing error correction code for 8-byte data words on SIMM cards | |
| US5465262A (en) | Method and structure for providing error correction code and automatic parity sensing | |
| JPH07191915A (en) | Computer system, memory card and its operating method | |
| US5450422A (en) | Method and structure for providing error correction code for each byte on SIMM'S | |
| KR20220022478A (en) | Method and apparatus for providing memory-based physical copy protection functions | |
| US6237116B1 (en) | Testing error correcting code feature in computers that do not have direct hardware features for causing single bit and multi-bit errors | |
| US4103823A (en) | Parity checking scheme for detecting word line failure in multiple byte arrays | |
| US10319455B2 (en) | Semiconductor device | |
| JPH0594377A (en) | Parity detecting circuit | |
| US5355377A (en) | Auto-selectable self-parity generator | |
| US5541941A (en) | Method and structure for providing automatic parity sensing | |
| KR0172503B1 (en) | Dram emulation chip memorizing system parity |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19950515 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19950515 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19980331 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19980828 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19981024 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19981024 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20010918 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20020918 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030919 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040920 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20050923 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050923 Start annual number: 8 End annual number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20070910 |