KR0172377B1

KR0172377B1 - 다수상태 불휘발성 반도체 메모리 및 그의 구동방법

Info

Publication number: KR0172377B1
Application number: KR1019950040638A
Authority: KR
Inventors: 정태성; 임형규
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-11-10
Filing date: 1995-11-10
Publication date: 1999-03-30
Also published as: KR970029851A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야:

다수상태 불휘발성 반도체 메모리

2. 발명이 해결하려고 하는 기술적 과제:

메모리 셀의 저장용량을 확장할 수 있음은 물로 메모리 셀 어레이 주변의 회로를 보다 간단히 할 수 있는 다수상태 불휘발성 반도체 메모리를 제공함.

3. 발명의 해결방법의 요지:

개선된 메모리는 평행한 비트라인들과; 반도체 기판에 형성되고 매트릭스형식으로 배열된 다수의 스트링을 가지며, 스트링내의 각 메모리 셀은 다수상태데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지며, 상기 제1,2선택 트랜지스터의 게이트 및 상위 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 포함한다.

4. 발명의 중요한 용도:

다수상태 반도체 메모리로서 사용된다.

Description

다수상태 불휘발성 메모리 및 그의 구동방법

제1도는 종래의 대표적 기술중의 하나로서, 특히 메모리 셀당 단일비트의 정보를 저장하는 플래쉬 메모리(Flash-EEFROM)의 메모리 셀 관련 회로도.

제2도는 본 발명에 따라 도출된 구체적 일 실시예의 회로도로서, 메모리 셀당 멀티비트의 정보를 저장하는 플래쉬 메모리의 메모리 셀 관련 회로도.

제3도는 본 발명의 실시예를 보다 상세히 설명하고자 하는 것 외에는 다른 특별한 의도없이 도시된 것으로서, 제2도에 따른 메모리의 문턱전압 분포 및 비트라인의 전압관계를 보여주는 도면.

제4, 5, 6 및 제7도는 제2도에 따른 메모리에 각기 11,10,1,0상태를 프로그램한 경우, 프로그램 확인 동작시 메모리셀의 비트라인에 각기 나타나는 전압을 기준전압들과 비교하여 보여준 것으로서, 단계별의 메모리 셀의 상태변화를 설명하기 위한 도면.

본 발명은 불휘발성 반도체 메모리(Non-Volatile Memory)에 관한 것으로, 특히 하나의 메모리 셀에 다수의 비트정보를 저장하는 다수상태 불휘발성 반도체 메모리를 제공하기 위한 장치 및 그의 구동방법에 관한 것이다.

일반적으로, 불휘발성 반도체 메모리는 본 분야에서 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM), 및 플래쉬 이이피롬(EEPROM)등으로 크게 구분되는데, 이 가운데 특히 전기적으로 정보를 변경하는 것이 가능하고 저장된 데이터를 플래쉬 소거 할 수 있는 특징을 지닌 플래쉬 이이피롬은 최근에 개인용 컴퓨터의 영구 메모리로서 각광을 받고 있는 추세이다.

이러한 통상적인 불휘발성 반도체 메모리에 있어서, 메모리 셀은 두가지의 정보저장상태들 즉, 온 또는 오프상태중의 하나만을 취할 수 있다. 온 또는 오프중의 하나의 조합은 단일비트(one bit)의 정보를 정의한다. 다라서, 종래의 그러한 메모리 소자에 N(여기서, N은 2이상의 자연수) 비트의 데이터를 저장하기 위해서는 N개의 독립된 메모리 셀들이 요구되어진다. 단일비트 메모리셀을 가지는 메모리소자에 저장되어질 데이터 비트수의 증가가 요구되면 메모리 셀들의 개수는 그만큼 더 증가되어야 한다.

한편, 통상적인 단일비트 메모리 셀에 저장되어 있는 정보는 메모리 셀이 프로그램(메모리 셀에 원하는 정보를 입력시키는 것)되어진 상태에 따라 정해진다. 상기 메모리 셀의 정보저장 상태는 문턱전압(Threshold Voltage; 셀 트랜지스터가 온 상태로 도통되기 위해 트랜지스터의 게이트 단자와 소스단자 사이에 가해져야 하는 최소 전압)의 차이에 따라 결정된다. 마스크 롬의 경우, 셀 트랜지스터의 상기 문턱전압의 차등화는 이온주입 기술을 이용하여 제조공정 도중에 프로그램하는 것에 의해 달성된다. 이와는 달리 EPROM, EEPROM, Flash-EEPROM 등의 경우에 메모리 셀에 있는 부유게이트(Floating Gate; 보통 하나의 메모리 셀 트랜지스터에능 두 개의 게이트가 드레인소오스 채널영역상에 상하층을 이루고 있는데, 이 중에서 보다 상층부에 있는 것을 콘트롤 게이트라 하고, 콘트롤 게이트와 채널영역간에서 절연재질에 의해 둘러 쌓여진 전하축적부를 부유게이트라 함)에 저장되는 전하량을 차등화시켜주는 것에 의해, 각 메모리 셀의 문턱전압은 달라지며, 그에 따라 저장된 정보상태는 구별된다.

메모리 소자내의 각 메모리 셀들에 저장되어 있는 정보를 읽어내기 위해서는 프로그램 된 메모리 셀들의 저장상태를 점검하는 것이 필요하게 된다. 이를 위해서는 디코더 회로(Decoder Circuit)를 이용하여 원하는 메모리 셀을 센택하고 읽는데 신호들을 상기 메모리 셀과 관련된 회로 등에 가해준다. 그 결과로써 메모리 셀의 저장 상태정보에 다른 전류 또는 전압의 신호를 비트라인상에서 얻게된다. 이렇게 얻어진 전류 또는 전압신호를 측정하면 메모리 셀에 저장되어 있는 상태정보를 구별 할 수 있다.

이들 메모리 소자의 메모리 셀 어레이(Array)의 구조는 메모리 셀들이 비트라인(bit line)에 연결되어진 형태에 따라 NOR-형태(NOR-Type) 와 NAND-형태(NAND-Type)로 구별된다. NOR-형태의 경우는 각각의 메모리 셀들이 비트라인과 접지라인(Ground Line) 사이에 연결되어 있으며, NAND-형태의 경우는 다수의 메모리 셀들이 비트라인과 접지라인사이에 직렬로 연결되어 있다. 여기서, 상기 비트라인에 직렬로 연결된 메모리 셀들과 이들을 선택하는 데 필요한 선택 트랜지스터들(직렬로 연결된 메모리 셀들과 비트라인 사이, 그리고 직렬로 연결된 메모리셀들과 접지라인 사이에 잇는 트랜지스터들)을 합쳐서 본 분야에서는 스트링(String)이라 부른다. NAND-형태의 메모리 소자에 저장되어 있는 상태정보를 읽기 위해서는 선택된 스트링내의 트랜지스터들이 온상태로 되어진다.

또한, 스트링내에서 선택되지 않은 메모리 셀들의 콘트롤 게이트단자에는 선택된 메모리 셀의 콘트롤 게이트단자에 인가되는 전압보다 높은 전압이 제공되어 진다. 이에 따라 선택되지 않은 메모리 셀들은 선택된 메모리 셀에 비하여 낮은 등가 저항값을 갖게 되고, 해당 비트라인에서 스트링으로 흐르는 전류는 스트링내의 선택된 메모리 셀에 저장되어 있는 정보의 상태에 의존하게 된다. 선택된 메모리 셀에 저장된 정보상태에 따라 비트라인 상에 나타나는 전압 도는 전류는 감지회로[통상적으로 센스앰프(Sense Amplifier)라 칭해짐]에 의해 감지된다.

종래의 이러한 메모리 소자들에 대한 대표적 기술중의 하나로서, 특히 낸드형으로 구성되고 하나의 메모리 셀당 단일비트의 정보를 저장하는 플래쉬 메모리의 메모리 셀 관련 회로가, 후술될 본 발명의 구성에 대한 이해에 보다 도움을 주기 위해, 제1도로서 나타나 있다. 제1도를 참조하면, SSL(String Select Line)과 GSL(Ground Select Line)간에 직렬로 연결된 선택 트랜지스터들 2, 및 8과 메모리 셀 트랜지스터들3,4-7을 포함하는 하나의 전체 스트링은 비트라인 9과 연결되어 있다. 여기서, 제1도는 도시의 편의상 하나의 스트링과 그에 관련된 회로를 나타내고 있으나 실제적으로 메모리 소자는 저장용량을 늘리기 위해 다수의 스트링이 다수의 비트라인과 연결되는 형태를 가진다. 그러므로, 하나의 칩내에서 상기 스트링내의 메모리 셀 트랜지스터들은 다른 모든 스트링내의 메모리 셀 트랜지스터들과 함께 메모리 셀 어레이를 구성하며, 이 메모리 셀 어레이내에서 상기 트랜지스터들은 행들과 열들의 매트릭스 형태로 교차배열된다. 제1도에서, 로우 디코더(Row-decoder) 및 프로그램 콘트롤러 1는 상기 스트링 선택선 SSL, 접지선택선 GSL 및 워드라인들 WL1,WL2-WL16상에 선택된 선택트랜지스터를 구동시키기 위한 신호 및 선택된 행을 선택하기 위한 행 디코딩 신호를 각기 제공한다. 따라서, 상기 스트링내의 트랜지스터들 2,8,3,4-7은 게이트단자들 및 콘트롤 게이트단자들에 제공되는 상기 신호들에 응답하여 온 또는 오프상태로 제어된다. 상기 비트라인 9에는 디플레션 타입의 트랜지스터 N1의 드레인-소오스 통로가 직렬로 접속되어 있다. 상기 D형트랜지스터 N1의 게이트는 프로그램중 약 5볼트의 H상태로 유지되는 제어신호에 연결되어 있다. 여기서, 상기 트랜지스터 N1은 데이터의 읽기동작 시 상기 비트라인 9의 캐패시턴스(Capacitance)와 페이지 버퍼 12의 노드 10의 캐패시턴스를 분리시켜 읽기 동작을 가속화 하기 위해 사용하는 고 전압용 소자이다. 게이트 단자로 제어신호 BLSHF를 수신하는 모으스 트랜지스터 N2는 상기 비트라인 9에 드레인-소오스 통로가 연결되어 상기 페이지 버퍼 12를 고전압으로부터 보호하는 기능을 한다. 데이터 레지스터 및 감지증폭기라고도 불리는 상기 페이지 버퍼12는 상기 노드 10에 연결된 소자들로 구성된다. 상기 페이지 버퍼 12내의 트랜지스터 N3 게이트에는 소거 및 프로그램동작 종료 후 비트라인상의 전하를 방전시키고 독출동작의 직전에 데이터 레지스터내의 데이터를 리세트하기 위해 제어신호 DCB가 인가되며, 그의 드레인은 상기 노드10에 연결되어 있다. 또한, 트랜지스터 N4의 게이트는 프로그램중 H상태에 있는 제어라인 SBL에 연결되어 있다. 비트라인의 노드 15에는 협의적인 의미의 페이지 버퍼라고 불리워지는 데이터레이스터를 구성하는 래치가 연결되어 있다. 상기 각 래치 13,14는 교차로 접속된 2개의 인버어터들로 구성되어 있다. 상기 래치는 프로그램 동작에서 각 대응하는 비트라인들을 통해 데이터를 일시에 메모리 셀들로 기입하도록 데이터를 일시 저장하기 위한 페이지 버퍼일 뿐 만 아니라 프로그램 검증 동작에서 프로그램이 잘 행해졌는가를 판단하기 위한 검증 검출기로서 그리고 독출동작에서 메모리 셀들로부터 독출된 비트라인들상의 데이터를 감지하고 증폭하기 위한 감지증폭기로서 작용을 한다. 프로그램 동작 또는 읽기 동작 시 사용되는 비트라인 선택 관련 트랜지스터는 상기 트랜지스터 N1, N2이외에도 선택신호 Y1을 게이트로 수신하는 트랜지스터 N9를 포함한다. 그리고 상기 래치의 초기값을 결정지어 주는 설정용 트랜지스터트 상기 트랜지스터 N3, N4이외에도 트랜지스터 N7, N8이 포함된다. 피형 트랜지스터 P3는 노드 11에 자신의 게이트가 연결되어 상기 비트라인의 노드 10상에 일정한 전류를 공급하는 소자이다. 상기 노드 11에 정전류를 제공하기 위한 정전류부 33는 기준전압 Vref을 게이트로 수신하는 트랜지스터 N5, 제어신호를 게이트로 수신하는 트랜지스터 P1, 상기 노드 11에 게이트가 연결된 트랜지스터 P2, 및 상기 제어신호를 게이트로 수신하는 트랜지스터 N6로 구성된다. 상기한 바와 같이 제1도의 구성을 가지는 메모리는 하나의 메로리 셀당 단일비트의 정보만을 저장할 수 있으므로, 보다 많은 정보를 메모리에 저정할 시 메모리 셀의 갯수를 그에 대응하여 증가시켜야 한다. 따라서, 칩의 사이즈는 저장정보 용량에 비례하여 커지게 된다.

따라서, 칩의 사이즈를 증가시킴 없이 메모리 소자의 저장정보 용량을 증가시키기 위한 일련의 시도가 본 분야에서 진행되어져 왔다. 그러한 시도중의 하나는, 메모리 셀당 두 비트(Bit)이상의 정보를 저장시키는 기술이다. 통상적으로 하나의 메모리 셀은 한 비트의 정보를 저장하지만, 예를들어 하나의 메모리 셀에 두 개의 비트 정보를 기억시키는 경우에 메모리 셀의 상태는 0, 1, 10, 11중의 어느 하나로 될 것이다. 이 경우에 있어, 메모리 소자는 하나의 메모리 셀에 한 비트의 정보만 기억하고 있는 메모리 소자에 비해 동일한 수의 메모리 셀을 가지고 두배의 정보량을 저장할 수 있게 된다. 이와 같이 2비느를 기억하는 경우에 있어서의 다수상태(Multi-State) 메모리 소자는 프로그램되는 메모리 셀들의 문턱전압을 서로 다른 네가지 값중의 하나로서 프로그램하여 구현된다. 그러므로, 다수상태 메모리가 메모리 셀당 두 비트를 저장한다면 단일비트 메모리의 반에 해당하는 메모리 셀을 가지고서도 단일비트 메모리에 상당하는 정보량을 저장할 수 있어 칩의 사이즈는 그만큼 줄어든다. 도한 메모리 셀당 저장하는 비트수를 보다 늘리면 저장량도 그에 따라 단일비트 메모리에 비해 증가될 것이다.

이러한 다수상태 메모리의 구현은 상술한 NOR-형태의 메모리 구조에서 유리해진다. NOR-형태는 읽기(Read) 동작시 메모리 셀에 흐르는 전류량이 선택된 메모리 셀의 상태에 의해서만 결정되지 때문이다. 따라서, 이러한 구조의 메모리에서는 메모리 셀의 정보를 읽기 위하여 선택된 메모리 셀에 연결되어 있는 워드라인을 온(ON) 상태로 하고 선택된 메모리 셀이 연결되어 있는 비트라인을 선택하여 비트라인에 흐르는 전류 또는 비트라인에 유도되는 전압을 하나 또는 다수의 가지회로를 이용하여 신호를 처리할 수 있게된다. 그러므로, 이러한 NOR-형태의 메모리는 다수상태 메모리에 적용하기가 용이하고 동작 속도가 빠른 장점을 가진다. 그러나, 중요하게도 각 메모리 셀들이 비트라인과 접지라인 사이에 연결되어져야 하는 제약 때문에 전체 메모리 셀 어레이의 크기가 NAND-형태의 메모리에 비해 커지는 문제점이 있다.

한편, NAND-형태의 메모리 소자에서는 다수상태 메모리의 구현이 상기한 NOR-형태에 비해 어렵다. 왜냐하면, 다수의 메모리 셀들이 비트라인과 접지라인 사이에 직렬로 연결되어 있어 선택된 스트링에 흐르는 전류량이 선택된 메모리 셀에 저장되어 있는 정보뿐만 아니라 동일 스트링에 있는 선택되지 않은 메모리 셀들의 상태에 의해서도 영향을 받기 때문이다. 따라서, 이러한 NAND-형태의 구조에서는 NOR-형태에 이용되는 전류 감자(Current Sensing)기술을 사용할 수 없게된다. 이와 같이 NAND-형태의 메모리에서는 NOR-형태에 비해 메모리 셀의 집적도가 우수하지만 상기한 바와 같은 어려움이 존재하여, 하나의 메모리 셀에 다수의 비트 정보를 저장하는 다수상태 기술로부터 그 적용이 배제되어 왔다.

따라서, NAND-형태의 메모리 구조에서 NOR-형태에 적용되어온 다수상태 메모리 기술을 사용할 수 있다면 매우 소망스러울 것임에 틀림없다. 그러할 경우에는 메모리 셀의 갯수가 줄어듬은 물론 메모리 셀의 집적도가지 향상되어 아주 콤팩트한 메모리 칩이 제공될 수 있기 때문이다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 다수상태 불휘발성 반도체 메모리를 제공함에 있다.

본 발명의 다른 목적은 NAND-형태의 메모리 구조에 다수상태의 데이터 저장기술을 적용할 수 있는 다수상태 불휘발성 반도체 메몰 및 그의 구동방법을 제공함에 있다.

본 발명의 또 다른 목적은 메모리 셀의 저장용량을 확장할 수 있음은 물론 메모리 셀 어레이 주변의 회로를 보다 간단히 할 수 있는 다수상태 불휘발성 반도체 메모리를 제공함에 있다.

본 발명은 또 다른 목적은 각 메모리 셀의 제조시 이온 주입을 다중으로 차등화하거나 각 메모리 셀의 부유게이트에 프로그램되는 전하량을 다중으로 차등화함에 의해 메모리 셀의 갯수를 줄이고 집적도를 향상 시킬 수 있는 다수상태 불휘발성 반도체 메모리 및 그의 구동방법을 제공함에 있다.

상기의 목적들에 따라, 본 발명은 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며 각 스트링은 다수개의 직렬접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 각 메모리 셀은 다수상태 데이터의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지는 다수상태 불휘발성 반도체 메모리 장치를 향한 것이다. 상기 각 스트링은 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치된다. 또한, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단은 상기 제1,2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결된다.

상기 다수상태 메모리 셀 어레이의 메모리 셀에 데이터를 다수상태중의 하나로 프로그램하고, 그 프로그램된 데이터를 읽으며, 프로그램된 데이터를 소정의 목적에 따라 소거하고, 또한 각각의 동작에 따른 검증을 실시하기 위하여, 본 발명의 다수상태 불휘발성 반도체 메모리 장치는, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들과 다른 하나의 동일 군에 속하는 스트링들의 선택된 메모리 셀들이 번갈아 억세스되도록 하기 위해 두 비트라인마다 차례로 연결되며, 인가되는 선택신호에 응답하여 하나의 동일군에 속하는 비트라인들을 동시에 선택하고 다른 하나의 동일군에 속하는 비트라인들을 동시에 선택하고 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 연결되어 선택된 비트라인의 레벨을 각 동작 모우드에 대응하여 제어하는 비트라인 레벨 제어수단과; 각기 다르게 미리 설정된 래퍼런스 전압중의 하나를 각 동작 모우드 및 인가 데이터의 논리 레벨에 따라 선택하고 출력단을 통해 제공하는 다수상태 래퍼런스 전압 생성수단과; 상기 비트라인 레벨 제어수단과 상기 다수상태 래퍼런스 전압 생성수단과; 상기 비트라인 레벨 제어수단과 상기 다수상태 래퍼런스 전압 생성수단에 각기 연결되며, 상기 각 동작 모우드중 프로그램 동작에서 대응하는 비트라인들을 통해 데이터를 일시에 상기 메모리 셀들로 기입하도록 프로그램 데이터를 일시 저장하고 프로그램 검증 동작에서 프로그램이 충분히 행해졌는가를 판단하며 읽기동작에서 선택된 메모리 셀들로부터 유도된 비트라인들상의 전압을 상기 다수 레벨의 래퍼런스 전압과 비교하여 감지된 독출 데이터를 래치하기 위한 감지 및 저장수단을 가진다.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들중 동일한 참조변호들은 가능한한 어느곳에서든지 동일한 소자 또는 신호들을 나타내고 있음을 유의하여야 한다.

하기 설명에서 메모리 셀들과, 비트라인들의 구조, 전압값, 회로구성 및 부품들 등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.

여기에서 사용되는 메모리 셀 또는 메모리 트랜지스터란 용어는 소오스, 드레인, 부유 게이트 및 콘트롤 게이트를 가지는 다수상태 플로팅게이트 MOS FET를 나타낸다. 프로그램이란 용어는 선택된 메모리 트랜지스터들로 데이터의 기입을 의미한다. 충전이란 용어는 낸드 구조로된 메모리 셀을 구성하는 각 메모리 트랜지스터의 채널과 이것의 소오스 및 드레인의 정션 캐패시터들을 미리 예정된 전압으로 충전하는 것으로 정의한다.

하나의 동일군이라는 용어는 다수의 비트라인이 평행하게 있는 경우에 메모리 셀 어레이내에서 홀수번째 또는 짝수번째 비트라인에 각기 연결된 스트링들끼리를 가리킬 때 사용된다.

본 발명의 EEPROM은 동일 칩상에 CMOS 제조기술을 사용하여 제작되고, 설정된 볼트의 임계전압을 가지는 N채널 모오스 트랜지스터들과 P채널 모오스 트랜지스터들이 사용된다.

제2도는 다수상태 불휘발성 메모리 특히, NAND-형 EEPROM의 메모리 셀 관련 회로를 도시한 것이다. 그렇지만, 본 발명의 다수상태 불휘발성 반도체 메모리는 제2도의 NAND-형 EEPROM에 한정되지 않고 NOR-형 EEPROM, EPROM, EEPROM, MASK ROM등에도 적용 가능하다. 제2도를 참조하면, 셀당 두 개 비트의 정보를 부유 게이트에 저장하는 각 메모리 셀 (3A)-(7A), (3B)-(7B)들은 NAND-형태로서 나타나 있다. 상기 메모리 셀 (3A)-(7A), (3B)-(7B)들은 각각 기본 구조인 셀 스트링을 이루기 위해 제1도의 회로와 유사하게 SSL과 GSL에 각기 연결된 제1,2 선택 트랜지스터 (2A,2B), (8A,8B)들의 사이에 직렬로 연결되어 있다. 비트라인 BL1,BL2는 각기 상기 트랜지스터 (2A,2B)를 통해 각 스트링의 메모리 셀과 연결되어 있다. 여기서, 제2도는 도시의 편의상 2개의 스트링과 그에 관련된 회로를 나타내고 있으나 실제적으로 메모리 소자는 저장용량을 늘리기 위해 다수의 스트링이 다수의 비트라인과 연결되는 형태를 가진다. 그러므로, 하나의 칩내에서 상기 스트링내의 메모리 셀 트랜지스터들은 다른 모든 스트링내의 메모리 셀 트랜지스터들과 함께 메모리 셀 어레이를 구성하며, 이 메모리 셀 어레이내에서 상기 셀 트랜지스터들은 행들과 열들의 매트릭스 형태로 교차 배열된다. 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위하여 상기 제1,2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결된 로우 디코더 및 프로그램 콘트롤러 1는 사기 스트링 선택선 SSL, 접지선택선 GSL 및 워드라인들 WL1,WL2-WL16상으로 선택된 선택 트랜지스터를 구동시키기 위한 신호 및 선택된 행을 선택하기 위한 행 디코딩 신호를 전압신호로서 각기 제공한다. 따라서, 상기 스트링내의 트랜지스터들(2A-8A, 2B-8B)은 게이트단자들 및 콘트롤 게이트단자들에 제공되는 상기 신호들에 응답하여 온 또는 오프상태로 제어된다. 따라서, 하나의 특정 메모리 셀의 선택은 그 셀이 연결된 워드라인과 그 셀에 대응되는 스트링 선택 트랜지스터들 그리고 스트링이 연결되어 있는 비트라인 선택트랜지스터들을 활성화 시키는 것에 의해 수행된다. 하나의 메모리 셀당 두 개비트를 저장하는 경우, 상기 메모리 셀 (3A)-(7A), (3B)-(7B)들의 문턱전압을 본 실시예에서는 제3도의 분포도에서와 같이 -2.6V 이하(1), -2.0V∼1.6V(2). -1.0V∼0.6V(3), 0V∼0.4V(4)의 값으로 설정하여 네가지 서로 다른 상태중의 하나가 프로그램시 하나의 메모리 셀에 저장되도록 하였다. 상기 메모리 셀 (3A)-(7A), (3B)-(7B)들의 제조는 주표면을 가지는 피형 실리콘 반도체 기판상에서 이루어지는 것이 바람직하며, 이에 대한 세부적인 구조는 1993년 1월 13일자로 본원 출원인에 의해 선 출원된 대한민국 특허 출원번호 93-390호에 개시된 바와 같은 구조로서 제조될 수 있다.

제2도에 도시된 바와 같이, 로우 디코더 및 프로그램 콘트롤러 1에 연결된 다수의 스트링을 가지는 다수상태 메모리 셀 어레이에 데이터를 프로그램하고, 그 프로그램된 데이타를 읽으며, 프로그램된 데이터를 소정의 목적에 다라 소거하고, 또한 각각의 동작에 따른 검증을 실시하기 위하여, 제2도의 반도체 메모리는 상기 비트라인 BL1, BL2에 연결된 비트라인 선택 및 충전부 100, 상기 비트라인 선택 및 충전부 100에 연결된 비트라인 레벨 제어부 200, 다수상태 래퍼런스 전압 생성부 350, 그리고 사기 비트라인 레벨 제어부 200와 상기 다수상태 래퍼런스 전압 생성부 350에 연결되어 프로그램 동작에서 각 대응하는 비트라인들을 통해 데이터를 일시에 메모리 셀들로 기입하도록 데이터를 일시 저장하고 프로그램 검증 동작에서 프로그램이 잘 행해졌는 가를 판단하며 독출동작에서 메모리 셀들로부터 독출된 비트라인들상의 데이터를 감지 및 증폭하기 위한 페이지 버터 300를 더 포함한다.

여기서, 상기 페이지 버퍼 300는 센스앰프로서의 감지회로 14와 교차로 접속된 2개의 인버어터들로 구성된 데이터 저장용 래치(17-18, 21-22) 및 관련 트랜지스터들 (N8,N9,N10,N11,N12,N13,N14,N15,N16,P11)로 이루어지며, 상기 비트라인 선택 및 충전부 100는 두 개의 비트라인중 하나의 비트라인을 선택하기 위한 피 모오스 및 엔 모오스 트랜지스터들 (P3,N3,N4,P4)과 전원 전압을 소오스 단자로 수신하는 충전용 피 모오스 트랜지스터들 (P1,P2)로 구성된다. 상기 피 모오스 트랜지스터들 (P1,P2)의 드레인 단자는 각기 상기 비트라인 BL1(9),BL2(10)에 각기 드레인-소오스 통로가 연결되어진 고전압 인가 방지용 트랜지스터 N1,N2의 소오스 단자에 연결되어 있다. 상기 트랜지스터 N1,N2는 게이트 단자로 제어신호 BLSHF를수신한다. 상기 비트라인 레벨 제어부 200는 상기 선택용 트랜지스터 N3의 소오스 단자가 접속된 노드 11와 접지간에 연결된 전류 소오스 23를 포함하며, 상기 노드11와 전원전압간에 소오스-드레인 통로가 직렬로 연결된 피 모오스 트랜지스터들(P5,P6,P7)과, 상기 노드11와 접지간에 소오스-드레인 통로가 연결된 리셋용 엔 모오스 트랜지스터(N5)로 구성된다. 상기 다수상태 래퍼런스 전압 생성부 350는 상기 감지회로 14의 제2입력단(-)의 노드12상에 제1,2,3기준전업(래퍼런스 전압 Vref1,2,3)을 제공하기 위해 엔 모오스 및 피 모오스 트랜지스터들(N6,N7,P8,P9,P10)을 가진다. 상기한 바와 같이 구성된 제2도의 회로에서는 본 발명의 특징에 따라 두 비트라인당 하나의 페이지 버펴 300가 존재하며, 두 개의 비트라인중 어느 하나의 선택은 게이트 단자로 인가되는 비트라인 선택신호 BSO,응답하는 상기 선택용 트랜지스터(P3,N3,N4,P4)들에 의하여 달성된다.

이하에서는 상기한 일 예의 구성을 가지는 제2도에 따른 다수상태 불휘발성 반도체 메모리의 관련 동작을 제3,4,5,6,7도를 참조하여 상세히 설명하기로 한다.

[읽기동작]

독출 또는 리드 모우드라고도 칭해지는 읽기동작은 후술되는 프로그램 동작에 의해 다수상태 메모리 셀에 저장된 데이터를 선택된 비트라인을 통하여 상기 페이지 버퍼 300로 읽어들여 감지하고 내부의 래치를 통해 저장 후 외부로 출력하는 동작을 가리킨다. 이러한 동작을 수행하기 위하여, 제2도의 GSL에 게이트가 연결된 선택 트랜지스터들(8A,8B)의 소오스(Source) 단자에는 읽기 동작에 필요한 전압 Vread(예들 들면 전원 전압 Vcc)이 가해지고, SSL 및 SGL 그리고 선택되지 않은 메모리 셀의 워드라인에는 Vpass 전압(예를 들면 7V)이 가해지고, 선택된 메모리 셀의 워드라인에만 상기 전압 Vpass보다 낮은 전압(예를 들면 0V)이 가해진다. 여기서, 읽기 동작시 가해지는 중요한 신호들의 전압 값은 예를들어 하기의 표-1에 나타난 Read란의 값들과 같이 제공될 수 있다. 하기의 표-1에는 소거, 프로그램, 리드, 프로그램 검증, 및 소거 검증의 순으로 대응 전압값들이 개시되어 있다.

상기 표-1에 표시된 것과 같은 전압신호들이 상기 제2도내의 대응부분에 가해지면 선택된 비트라인에는 선택된 셀의 문턱전압 상태에 다른 전압이 유도된다. 여기서, 비트라인의 선택은 상기 비트라인 선택 및 충전부 100내의 비트라인 선택용 트랜지스터(P3,N3,N4,P4)의 동작에 의해 두 개의 비트라인중 어느 하나의 비트라인이 먼저 선택된다. 따라서, 메모리 전체적으로 볼 경우에 본 실시예의 읽기 동작은 전체 비트라인들상의 전압을 절반씩 2회에 걸쳐 모두 감지하는 방식을 취함을 알 수 있다. 따라서, 하나의 페이지 버퍼로써 2개의 비트라인을 커버할 수 있으므로 칩의 사이즈는 그만큼 줄어든다. 상기 표-1에 다라 각부에 해당 전압을 인가하고, 서로 다른 스트링내에서 선택된 메모리 셀의 콘트롤 게이트가 공통 연결된 선택 워드라인에 0V를 가하는 경우, 선택된 셀의 문턱전압이 프로그램 수행후에 -2.6V 이하이면 제3도의 하부에 나타난 것과 같이 대응 비트라인에 유도되는 전압은 2.6V 이상(7)이 되고, 선택된 셀의 문턱전압이 -2.0V∼1.6V(2), -1.0V∼0.6V(3)이면 비트라인에 유도되는 전압은 각각 1.6V∼2.0V(8), 0.6V∼1.0V(9)가 된다. 또한, 선택된 셀의 문턱전압이 0V∼0.4V(4)이면 비트라인에 유도되는 전압은 선택된 메모리 셀의 문턱전압에 상관없이 0V(10)가 된다. 제2도에서 상기 비트라인 선택 및 충전부 100내의 PMOS 전계효과 트랜지스터(FET) P1,P2는 선택되지 않은 비트라인의 전압을 전원전압(Vcc)과 각 동일한 전압으로 차지(Change)시켜 주어 선택된 메모리 셀과 동일한 워드라인에 연결된 선택되지 않은 스트링을 통하여 선택되지 않은 비트라인들로 전류가 흐르는 것을 막아준다. 또한, 읽기동작 동안 상기 비트라인 레벨 제어부 200 내의 트랜지스터 P7의 게이트 단자에 공급되는신호를 하이 전압 상태로 인가하여 3개의 트랜지스터 들(P5,P6,P7)이 읽기 동작동안에 영향을 주지 않도록 한다. 상기 PMOSFET(P7)의 드레인에 드레인이 연결된 NMOSFET N5는 읽기동작이 시작되자 마자 게이트 단자에 공급되는 리셋신호 Reset를 일정한 시간 동안 하이(High) 전압 상태로 수신하는 것에 의해 선택된 비트라인의 초기 상태를 접지(Ground) 전압(0V)상태로 만들어 주는 역할을 한다. 선택된 비트라인이 초기 상태로 된 이후, 선택된 메모리 셀의 문턱전압 값에 따라 유도된 비트라인상의 전압은 비트라인 선택 트랜지스터 (P3,N3)또는 (P44 N4)중의 한 쌍을 통해 노드(11)에 제공된다. 따라서, 감지회로(14)의 제1입력단(+)에는 상기 노드(11)상의 전압이 입력된다. 선택된 메모리 셀에 저장된 4개의 서로 다른 상태를 구별하기 위해 상기 감지 회로(14)는 제3도에 나타난 것과 같은 세가지 서로 다른 레벨의 래퍼런스(Reference) 전압 Vrefl(13), Vref2(14), Vref3(15)을 상기 다수상태 래퍼런스 전압 생성부 350의 출력노드 12로부터 또한 수신한다. 여기서, 상기 감지 회로(14)의 구체적 구성은 본원 출원인에 의해 1995년 5월 20일자로 대한민국 특허청에 선 특허출원된 출원번호95-12691호에 개시된 바와 같은 센스앰프로써 구현할 수 있다.

상기 노드(11)에 제공되는 선택된 비트라인상의 전압은 상기 3가지의 래퍼런스 전압과 비교되는데, 본 실시예에서는 두 번의 사이클(Cycle)로 감지된다.

첫 번째 사이클에서는 다수상태 래퍼런스 전압 생성부 350내의 클럭신호ref1,ref2 단자에 로우(Low), 하이(High) 전압을 각기 가하여 제2래퍼런스 전압 Vref2을 상기 노드(12)에 제공해준다. 이에 따라 제1입력단(+)에 인가되는 상기 비트라인 전압과 제2입력단(-)에 인가되는 제2래퍼런스 전압 Vref2이 상기 감지회로(14)에 의해 비교되어, 선택된 메모리 셀이 4가지의 메모리 셀 상태 중 상위 두 개의 상태에 속하여 프로그램되어 있는지 하위 두 개의 상태에 속하여 프로그램되어 있는지 구별된다. 즉, 상기 제2래퍼런스 전압 Vref2은 제3도에서 1.3볼트로서 인가되어 상위 2개의 상태 또는 하위 2개의 상태를 양분해주는 기준전압이 된다. 본 실시예에서 상기 제2래퍼런스 전압 Vref2의 우선제공은 감지동작의 사이클을 2번으로 단축하는 것을 알 수 있다. 만약, 상기 제2래퍼런스 전압 Vref2을 우선적으로 제공하지 않으면 감지동작의 사이클은 3번으로 늘어난다.

상기 감지회로(14)가 동작가능한 상태(즉, 단자 SAE에 하이 전압이 가해져 인에이블 용 트랜지스터 N8가 활성화된 상태)에서 감지된 하이 도는 로우의 전압레벨은 감지 회로(14)의 출력단 SAO을 통해 노드(15)에 까지 제공된다. 상기 출력단 SAO 상의 감지 결과 데이터는,P1,P2 단자에 모두 로우(Low) 전압을 가하고R1,R2 단자에 하이(High), 로우(Low)전압을 가하는 경우에 전달 트랜지스터 N9를 통하여 첫 번째 래치(17-18)에 저장된다. 도한, 두 번째 사이클에서는 다수상태 래퍼런스 전압 생성부 350내의 클럭신호ref1,ref2 단자에 하이, 로우 전압을 각기 가한다. 이 경우에 상기 래치(17-18)의 노드(16)상의 데이터신호(상기 선택된 비트라인상에 나타난 전압이 제2래퍼런스 전압 Vref2보다 높은 경우와 낮은 경우에 각기 로우 및 하이레벨의 전압이 됨)이 상기 트랜지스터 P9,N6의 게이트 단자에 인가된다. 따라서, 상기 데이터 신호이 로우레벨인 경우에는 제3래퍼런스 전압 Vref3이 상기 노드(12)에 인가되고, 하이레벨인 경우에는 제1래퍼런스 전압 Vref1이 상기 노드(12)에 인가된다. 이에 다라 상기 노드(11)상에 나타난 비트라인의 전압이 상위 두 개의 상태중 어느 하나의 상태 또는 하위 두 개의 상태중 어느 하나의 상태에 해당되는지가 판별된다. 즉, 2번째 사이클에서 4가지 상태중의 하나의 상태가 비로소 구별되는 것이다. 상기 감지 회로(14)가 동작 가능한 상태(즉, 단자 SAE에 하이 전압이 가해져 인에이블 용 트랜지스터 N8가 활성화된 상태)에서 감지된 하이 도는 로우의 전압레벨은 감지 회로(14)의 출력단 SAO을 통해 노드(15)에 까지 제공된다. 상기출력단 SAO 상의 감지 결과 데이터는P1,P2 단자에 모두 로우(Low) 전압을 가하고R1,R2 단자에 로우, 하이전압을 각기 가하는 경우에 전달 트랜지스터 N14를 통하여 두 번째 래치(21-22)에 저장된다.

한편, 메모리 셀에 저장되어 잇는 다수레벨의 상태를 읽기 위하여, 제2도의 회로에서 GSL 신호선에 게이트가 연결된 선택 트랜지스터(8A,8B)들의 소오스 단자에 읽기 동작에 필요한 전압 Vread을 가하는 경우, 선택된 셀의 문턱전압 상태에 따라 비트라인상에 유도되는 전압이 정상상태(Steady State)에 까지 도달하는 시간은 선택된 셀의 서브-문턱전압(Sub-Threshold)특성에 의해 결정된다.

비트라인의 전압이 0V부터 원하는 전압까지 도달할 때, 선택된 메모리 셀은 온(ON)상태에서 초기에는 많은 전류를 비트라인에 공급하여 비트라인의 전압을 빠른 속도로 0V에서부터 증가시키나, 비트라인의 전압이 거의 정상상태에 가까이 도달하게 되면서부터 선택된 메모리 셀의 게이트 단자와 소오스 단자 사이에 걸리는 전압의 차이는 선택된 메모리 셀의 문턱전압과 거의 같은 값으로 됨에 따라 상기 선택된 메모리 셀은 비트라인의 전압을 원하는 전압까지 천천히 증가시킨다. 즉, 이러한 상태에서는 선택된 메모리 셀이 아주 작은 전류(Sub-Threshold Current)를 비트라인에 공급하게 되므로, 이에 따라 비트라인의 전압이 오랜 시간동안 조금씩 증가하는 것이다. 그러므로 읽기동작 시간이 그에 따라 지연되는 바람직하지 못한 현상이 발생한다. 본 발명의 실시예에서는 그러한 현상을 방지하기 위하여, 제2도의 노드(11)와 접지간에 전류 소오스(23)를 채용하였다. 상기 전류 소오스(23)를 통해 흐르는 전류 Ib1는 선택된 메모리 셀이 서브-문턱전압 상태에서 동작하는 것을 방지해주어 읽기 동작 시간을 상대적으로 단축시켰다. 상기 노드(11)에 연결된 전류 소오스(23)를 모오스 트랜지스터 또는 상기 메모리 셀 트랜지스터와 동일한 트랜지스터를 사용하여 만들 수 있음은 본 분야에서 통상의 지식을 가진 자라면 어렵지 않을 것이다.

[프로그램 및 프로그램 확인(Verify) 동작]

제2도의 회로에서, 프로그램 동작 또는 프로그램 확인 동작시 회로의 주요부분에 가해지는 신호들의 전압은 상기한 표-1에 나타난 것과 같다. 전체적인 프로그램 사이클은 실제로 메모리 셀의 부유 게이트에 전자를 주입하는 프로그램(Program) 동작과 프로그램된 메모리 셀들이 원하는 상태에 도달하였는가를 검증하는 프로그램 확인(Program Verify)동작으로 이루어 진다. 프로그램 동작과 프로그램 확인 동작은 선택된 모든 메모리 셀들의 문턱전압이 원하는 레벨상태로 도달할 때까지 반복된다. 프로그램 동작시에는 SSL 과 GSL 단자에 전원 전압(Vcc), 접지 전압이 각기 가해지고, 선택된 메모리 셀이 연결된 워드라인에는 Vpgm (예를들어 14V∼20V)이 가해지며 선택되지 않은 메모리 셀들이 연결된 나머지 워드라인들에는 Vpass(통상적으로 8V∼12V)전압이 가해진다. 이때 메모리 셀들이 있는 기판(Substrate)에는 0V가 가해져 선택된 메모리 셀의 콘트롤 게이트 단자와 선택된 메모리 셀의 기판사이에는 고 전압의 전위가 유지되므로, 선틱된 메모리 셀의 부유 게이트 단자에 F-N(Fowler-Nordheim) 터넬링(Tunneling)현상에 의한 전자(Electron)들이 모인다. 이에 따라 선택된 메모리 셀의 문턱전압은 양(Positive)의 방향으로 증가한다. 이러한 프로그램 동작은 하나의 메모리 셀이 아닌 선택된 워드라인에 연결된 다수의 메모리 셀에 대하여 동시에 진행된다. 본 분야에서는 하나의 워드라인에 연결된 모등 메모리 셀이 동시에 프로그램되는 것을 페이지 프로그램 또는 페이지 기입이라 칭한다. 이에 따라 선택된 메모리 셀들이 프로그램되는 정도는 조금씩 다르며 각각의 선택된 메모리 셀들이 한 번의 프로그램 동작 후 원하는 상태에 도달하였는가를 개별적으로 확인(Verify)하여 원하는 상태에 도달한 메모리 샐들에는 영향을 주지 않으면서(Program Inhibit) 프로그램이 덜된 메모리 셀에 대해서만 다시 프로그램 동작을 가해 주어야 한다. 이러한 프로그램 및 프로그램 확인 동작은 선택된 모든 셀들이 원하는 상태에 도달할 때까지 반복된다. 제2도에서 프로그램 동작은 선택된 워드라인에 연결된 셀들중 절반이 먼저 프로그램 된 후 나머지 절반이 뒤이어 프로그램된다. 이러한 것은 상기 비트라인 선택 및 충전부 100내의 비트라인 선택용 트랜지스터들(P3,N3,N4,P4)의 동작에 의해 두 개의 비트라인중 어느 하나의 비트라인이 먼저 선택되고 선택되지 않은 비트라인에은 전원전압이 가해져 프로그램이 방지되지 때문이다. 예를들어, 매 두 개의 칼럼(Column)중 하나의 비트라인을 선택하는 신호 BSO,를 각기 로우, 하이로서 인가하였다고 하면, 트랜지스터 P3,N3가 턴온되어 홀수번째 비트라인(제2도에서는 BL1)이 선택된 워드라인에 연결된 메모리 셀들의 프로그램을 위해 모두 선택된다. 이때 선택되지않은 비트라인(10)에 연결된 충전용 트랜지스터 P2는 게이트 단자로 인가되는 로우 신호에 응답하여 턴온되어 전원전압을 상기 비트라인(10)상에 제공한다. 따라서, 상기 비트라인(10)에 연결된 스트링 내의 선택된 워드라인에 연결된 메모리 셀들은 프로그램이 방지된다.

한편, 프로그램 동작시 외부에서 주어지는 프로그램 데이터 정보는 매 두 칼럼 마다 있는 두 개의 래치(17-18, 21-22)에 입력된다. 제2도의 회로는 선택된 메모리 셀이 네 개의 상태 중 원하는 상태에 도달하면 두 개의 래치 회로의 출력 Q1, Q2를 모두 하이 상태롤 만들어 준다. 이에 따라 프로그램이 완료된 메모리 셀이 연결된 비트라인은 트랜지스터 P5, P6에 의하여 전원전압(Vcc)으로 차지되어, 프로그램이 덜된 메모리 셀들을 위한 프로그램 동작이 계속되어도, 일단 프로그램이 완료된 메모리 셀의 상태는 영향을 받지 않는다.

프로그램 확인 동작시 제2도의 감지 회로(14)의 노드(12)에 인가되는 래퍼런스 전압을 선택하는 과정은 전술한 읽기 동작시와 동일하며, 감지 회로(14)의 출력을 래치(17-18, 21-22)에 전달하는 경로는, 읽기 동작에서와 달리, 첫 번째 사이클에서는P1,P2 단자에 하이(High), 로우(Low) 전압을 가하고,R1,R2 단자에 모두 로우(Low) 전압을 가하여 트랜지스터 N10과 N11을 통해 첫 번째 래치(17-18)에 저장된 Q1 값이 필요시 로우에서 하이상태로 바뀌게 한다. 두 번째 사이클에서는P1,P2 단자에 로우, 하이전압을 가하고,R1,R2 단자에 모두 로우 전압을 가하여 트랜지스터 N15과 N16을 통해 두 번째 래치(21-22)에 저정된 Q2 값이 필요시 로우에서 하이상태로 바뀌게 한다. 후술되는 소거(Erase, 메모리 셀의 문턱전압이 -2.6V 이하)상태로부터 각각의 상태 11, 10, 1, 0로 선택된 메모리 셀을 각기 프로그램 하는 과정은 하기의 표-2, 3, 4, 5에 대응하며, 이에 따른 단계별의 메모리 셀의 상태변화는 제4도, 제5도, 제6도, 제7도에 대응되어 나타나 있다.

상기의 표-2는 소거 상태(11)로부터 11상태로 프로그램한 경우 프로그램 확인(Program Verify) 동작시의 상태를 보여준다. 이 경우는 실제로 선택된 메모리 셀을 프로그램 할 필요가 없는 상태로서 Q1, Q2가 모두 하이상태이므로 프로그램 동작시 메모리 셀이 연결된 비트라인이 트랜지스터 P5, P6에 의하여 전원 전압(Vcc)으로 차단되어 더 이상 메모리 셀의 상태가 변하지 않는다. 표-2∼표-5의 스텝(Stop)항목은 제4도-제7도에 각기 나타난 화살표의 번호에 대응하며, 이들 번호는 한 번의 프로그램동작 후 프로그램 확인 동작시 비트라인에 유도되는 전압이 각각의 래퍼런스 전압들과 비교하여 어떤 상태에 도달해 있는가를 표시해 준다. 표-2∼표-5의 Load Enable항목은 제2도의 트랜지스터 N11의 게이트 노드(19)가 하이상태(Y=Yes) 또는 로우상태(N=No)로 되어 있는 것을 나타낸다. 표-2∼표-5의 Selected Reference항목은 제2도의 노드(12)에 나타나는 래퍼런스 전압중 어느 래퍼런스 전압이 선택되어 제공되는 가를 보여준다.

표-2∼표-5의 Initial Q1,Q2항목은 프로그램 동작 시작전에 제2도의 두 개의 래치에 저장된 데이터 값을 보여주며, Final Q1,Q2항목은 프로그램 확인 동작이 완료된 후 상기 래치들에 저장된 값을 보여준다.

설명의 편의상, 소거(Erase) 상태로부터 0로 프로그램 하는 과정을 제7도를 참조하여 대표적으로 설명한다.

표-5의 스텝(Step) 1은 제7도의 화살표(1)에 해당하는 것으로, 소거된 상태로부터 프로그램 동작이 완료된 후 선택된 메모리 셀에 의한 비트라인이 전압이 Vref3보다 큰 정도로만 메모리 셀의 상태가 변한 경우이다. 이 경우 프로그램 확인 동작 첫 싸이클 동안 제2도의 감지회로(14)에 인가되는 래퍼런스 전압은 Vref2가 되어 감지회로(14)의 출력 전압은 로우(0)상태가 되고 이에 따라 제2도의 NMOSFET N10이 차단상태(Cut-off)가 되어 첫 번째 래치의 값 Q1은 변화가 없게 된다. 이에 따라 두 번째 사이클 동안은, 제2도의 감지회로(14)의 래퍼런스 전압은 Vref1이 되어 그의 출력 전압이 로우(0) 상태가 되고, 이에 따라 제2도의 NMOSFET N15가 차단 상태(Cut-off)가 되어 두 번째 래치의 값 Q2도 변화가 없게 된다. 표-5의 스텝(Step) 2, 3은 제7도의 화살표(2),(3)에 각기 해당하는 것으로, 표-5의 스텝(Step) 1과 동작이 유사하다. 표-5의 스텝(Step) 4는 제7도의 화살표(4)에 해당하는 것으로 프로그램 동작이 완료된 후 선택된 메모리 셀에 의한 비트라인 전압이 Vref2 보다 작은 정도로 메모리 셀의 상태가 변한 경우이다. 이 경우 프로그램 확인 동작 첫 싸이클 동안 제2도의 래퍼런스 전압은 Vref2가 되어 감지회로의 출력 전압은 하이(1)상태가 되어 NMOSFET N10이 온(ON) 상태가 되나 Q2가 로우 상태이므로 제2도의 노드(19)의 전압이 NMOSFET N12에 의하여 로우 상태로 남아 NMOSFET N11이 차단상태가 된다. 다라서, 표-5의 Load Enable 항목이 N로 되어 첫 번째 래치의 값 Q1은 변화가 없게 된다. 이후 표-5의 스텝(Stop) 4,5는 제7도의 화살표(4), (5)에 해당하는 것으로서, 상기 스텝 3과 동작이 유사하다. 표-5의 스텝(Stop) 6은 제7도의 화살표(6)에 해당하는 것으로 프로그램 동작이 완료된 후 선택된 메모리 셀에 의한 비트라인 전압이 Vref1보다 작은 정도로 메모리 셀의 상태가 변한 경우로서 이것은 선택된 메모리 셀이 원하는 상태를 프로그램이 완료된 상태이다. 이 경우 프로그램 확인 동작 첫 싸이클 동안 제2도의 래퍼런스 전압은 Vref2가 되어 감지회로의 출력 전압은 하이(1) 상태가 되어 N10이 온(ON) 상태가 되나, Q2가 로우 상태이므로 제2도의 노드(19)의 전압이 NMOSFET N12에 의하여 로우 상태로 남아 NMOSEFT N11이 차단 상태가 되므로, 표-5의 Load Enable항목이 N로 되어, 첫번째 래치회로의 값 Q1은 변화가 없게 된다. 그러나 두번째 싸이클 동안 제2도의 감지회로에 인가되는 래퍼런스 전압은 Vref1이므로 감지회로의 출력 전압은 하이(1) 상태가 되어 NMOSFET N15가 온상태로 되어 P2신호가 하이일 경우에 NMOSFET N16도 온 상태가 되어 노드(20)의 전압이 하이에서 로우로 바뀌어, Q2가 로우 상태에서 하이 상태로 바뀐다. 이후 선택된 메모리 셀이 원하는 상태로 프로그램이 완료된 상태이나, Q1이 로우상태이므로 표-5도의 스탭(Step) 7과 같이 한 번의 프로그램 동작이 더 수행된다. 이 경우 프로그램 확인 동작 첫 싸이클 동안 제2도의 감지회로의 래퍼런스 전압은 Vref2가 되어 감지회로의 출력 전압은 하이(1) 상태가 되고 NMOSFT N10이 온 상태가 되고, Q2가 하이상태이므로 제2도의 노드(19)의 전압이P1 신호가 하이상태로 들어올 경우에 NMOSF ET N11도 온 상태가 되어, 노드(16)의 전압이 하이에서 로우로 바뀌어 Q1이 로우상태에서 하이 상태로 바뀐다. 두 번째 싸이클 동안은 Q2가 이미 하이상태로 되어 있어 Q2는 변하지 않는다. 0 상태 프로그램시 표-5의 스탭(Step) 7과 같이 한 번의 프로그램 동작이 더 수행되는 것은 제3도의 0 상태(4)의 메모리 셀의 문턱전압 최소값이 0V 보다 약간 큰 것을 의미한다. 실제의 경우 일반적으로 프로그램 동작이 반복되면, 한 번의 프로그램 동작에 의하여 변화되는 문턱전압의 변화량은 프로그램 동작 회수가 증가함에 따라 감소한다. 이러한 두가지 이유 때문에 0상태 프로그램시 표-5의 스텝(Step) 7과 같이 한 번의 프로그램 동작이 더 수행되는 것은 실제로 문제가 되지 않는다.

[소거(Erase)동작 및 소거확인(Erase-Verify)동작]

제2도의 회로에서 소거 동작 및 소거 확인 동작시 회로의 주요 부분에 가해지는 신호들의 전압은 상기의 표-1에 나타난 것과 같다. 소거 동작의 기본 단위는 스트링으로서, 소거 동작시에는 SSL 과 GSL 단자가 플로팅(Floating) 상태가 되며, 선택된 스트링 내부의 메모리 셀들이 연결된 워드라인들에는 0V가 가해진다. 소거 동작은 선택된 다수의 워드라인에 연결된 메모리 셀들에 동시에 적용된다. 이때 메모리 셀들이 있는 기판(Subsrate)에는 소거전압 Vers(통상적으로 21V∼24V) 가해져 선택된 메모리 셀들의 콘트롤 게이트 단자와 기판사이에는 고전압이 유기되어 선택된 메모리 셀들의 부유 게이트에 저장되어있던 전자(Electron)들이 F-N터넬링에 의해 기판으로 빠져 나온다. 이에 따라 선택된 메모리 셀의 문턱전압은 음(Negative)의 방향으로 증가한다.

소거 동작도 프로그램 동작 시와 유사하게 (소거동작) + (소거 확인 동작)을 반복적으로 수행하여 선택된 모든 메모리 셀들이 원하는 상태 (제3도의 번호(1) 또는 (7)에 도달하도록 한다. 소거 확인 동작시 제2도의 각 부분에 가해지는 신호들은 표-1에 나타난 것과 같다. 소거 확인 동작시 선택된 스트링의 SSL, GSL 신호선에는 7V가 가해지고 선택된 스트링 내부의 워드라인에는 모두가 0V가 가해진다. 기본적으로 소거 확인 동작은 읽기 동작과 유사하나 스트링 내부의 모든 메모리 셀에 의하여 비트라인 전압이 결정되는 것이 다르다. 이에 따라 비트라인에 유도되는 전압은 선택된 스트링내에 있는 메모리 셀 중 문턱전압이 가장 소거 되지 않는 메모리 셀에 의하여 결정된다.

소거 확인 동작시 제2도에 나타난 PMOSFET P1, P2는 읽기 동작 시와 마찬가지로 선택되지 않은 비트라인의 전압을 전원전압(Vcc)과 동일한 전압으로 차지(Charge) 시켜주어 선택된 스트링과 같은 워드라인에 연결된 선택되지 않은 스트링을 통하여 선택되지 않은 비트라인들로 전규가 흐르는 것을 막아 준다. 소거 확인 동작 동안 트랜지스터 P7의 게이트 단자에 공급되는신호는 하이저압 상태가 되어 트랜지스터 P5, P6, P7 트랜지스터는 소거 확인 동작에 영향을 주지 않으며, 상기 PMOSFET P7의 드레인과 연결된 NMOSFET N5는 소거 확인 동작이 시작되자마자 게이트 단자에 공급되는 신호(Reset)가 일정한 시간 동안 하이 전압 상태가 되어, 선택된 비트라인의 초기 상태를 접지 전압(0V)상태로 만들어 준다. 선택된 비트라인을 초기 상태로 만들어 준 이후 선택된 메모리 셀들의 문턱전압 값에 다라 유도된 비트라인 전압은 비트라인 선택 트랜지스터 P2, N3 또는 P4, N4를 통하여 감지회로(14)의 입력노드(11)로 공급된다. 메모리 셀들의 상태를 동시에 구별하기 위해서는 제3도에 나타난 세 개의 래퍼런스 전압 Vref1(15), Vref2(14), Vref3(13)이 모두 2.6볼트로 되어야 한다.

비트라인에 유도된 전압은 두 번의 싸이클로 감지된다. 첫 번째 싸이클에서는 다수상태 래퍼런스 전압 생성부 350내의 클럭신호ref1,ref2 단자에 로우, 하이전압을 각기 가하여 제2래퍼런스내의 클럭신호 Vref2(소거확인의 경우에는 2.6볼트)을 상기 노드(12)에 제공해준다. 감지회로14)가 동작가능 상태에서 감지한 결과는 감지회로의 출력단 SAO에 나타나며 이 결과는P1,P2 단자에 모두 로우(Low) 전압이 가해지고R1,R2 단자에 하이(High), 로우(Low) 전압이 가해진 상태에서 트랜지스터 N9을 통하여 첫 번째 래치회로(17)-(18)에 저장된다. 두 번째 사이클에서는ref1,ref2 단자에 로우, 하이 전압이 가해진다. 한편 첫 번째 싸이클에 의하여 첫 번째 래치회로(17-18)에 저장되있는 신호 Q1은 트랜지스터 P9, N6의 게이트 단자에 연결되있어 Q1이 하이 전압인 경우는 Vref3, Q1이 로우전압인 경우는 Vref1 전압이 감지회로의 래퍼런스 입력 노드(12)에 공급된다. 감지회로914)가 동작가능 상태에서 감지한 결과는 출력단 SAO에 나타나며 이 결과는P1,P2 단자에 모두 로우 전압이 가해지고R1,R2 단자에 로우, 하이전압이 가해진 상태에서 트랜지스터 N14를 통하여 두 번째 래치회로(21-22)에 저장된다. 그러나 읽기 동작시와는 달리 Vref1=Vref2=Vref3=2.6V로 되므로 선택되는 래퍼런스 단자에 상관없이 비트라인 전압이 2.6V 보다 큰 경우 두 개의 래치회로(17-18, 21-22)의 출력 Q1, Q2가 모두 하이 상태로 되어 선택된 스트링 내부의 모든 메모리 셀들이 충분히 소거되었음을 알려준다.

이상에서 본 발명의 일 실시예에 따른 낸드 구조의 다수상태 불휘발성 반도체 메모리의 메모리 셀 어레이에 데이터를 프로그램하고, 그 프로그램된 데이터를 읽으며, 프로그램된 데이터를 소정의 목적에 따라 소거하고, 또한 각각의 동작에 다른 검증을 실시하는 것을 일 예로서 설명하고 예를들어 한정하였다.

그렇지만, 본 발명은 상기한 낸드 구조의 메모리에 한정되지 않고 메모리 셀의 부유 게이트에 저장되는 전하량을 차등화하여 다수의 비트 정보를 저장하는 범용의 다수 상태 불휘발성 기억소자에 적용할 수 있음은 물론, MASK ROM의 경우에 있어서도 이온 주입 기술에 의하여 다수 상태를 갖는 메모리 셀의 제작이 가능할 것이다.

상술한 바와 같은 본 발명에 따르면 NAND-형태의 메모리 구조에 다수상태의 데이터 저장기술을 적용 할 수 있어 단일 비트저장에 비해 메모리 셀의 갯수를 대폭적으로 줄일 수 있는 효과가 있다. 또한, 페이지 버퍼등과 같은 메모리 셀 어레이의 주변회로가 2개의 비트라인에 대응되는 구조를 취함으로써 칩의 사이즈를 보다 콤팩트하게 할 수 있어 전술한 목적을 달성 할 수 있다. 따라서, 본 발명은 불휘발성 반도체 메모리에서 각 메모리 셀의 부유 게이트에 프로그램되는 전하량을 다중으로 차등화함에 의해 메모리 셀의 갯수를 줄이고 집적도를 향상시킬 수 있는 장점을 가진다.

Claims

반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수상태 데이터의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지는 다수상태 불휘발성 반도체 메모리에 있어서: 상기 제1, 2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직력접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수상태 데이터의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1,2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서의 데이터 리드방법에 있어서: 선택된 워드라인과 상기 공통 소오스라인간에 읽기 전압을 유지시키고 하나의 동일군에 속하는 비트라인들을 동시에 선택하며 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하여 선택된 워드라인에 연결된 동일군의 메모리 셀들의 문턱전압값에 따른 전압이 상기 선택된 비트라인들상에 각기 동시에 도출되도록 하는 도출과정과; 상기 도출된 전압을 각기 다르게 미리 설정된 래퍼런스 전압중의 중간 래퍼런스 전압으로써 비교하여 선택된 메모리 셀들이 다수의 메모리 셀 상태 중 상위 상태에 속하여 프로그램되어 있는지 하위 상태에 속하여 프로그램되어 있는지를 나타내는 데이터를 각기 제1 일시저장수단에 동시에 저장하는 제1저장과정과; 상기 저장된 데이터의 논리레벨에 따른 래퍼런스 전압으로 상기 도출된 전압을 비교하여 상기 선택된 메모리 셀들이 다수의 메모리 셀 상태 중 어떤 상태로 프로그램되어 있는지를 실제로 나타내는 리드 데이터를 각기 제2일시저장수단에 동시에 저장하는 제2저장과정으로 이루어짐을 특징으로 하는 데이터 리드방법.
제 2 항에 있어서, 상기 선택된 워드라인에 연결된 동일군의 메모리 셀들의 문턱전압값에 따른 전압이 상기 선택된 비트라인들상에 각기 동시에 도출되도록 하는 도출과정이 보다 빨리 수행되도록 하기 위해 상기 전압이 도출되는 노드와 접지간에 전류 소오스를 제공해주는 과정을 더 포함하는 것을 특징으로 하는 데이터 리드방법.
제3항에 있어서, 상기 도출과정이, 리셋신호에 응답하는 리셋용 트랜지스터의 동작에 의해 상기 선택된 비트라인들의 레벨을 각기 접지전위로 초기화한 이후에 수행되는 것을 특징으로 하는 데이터 리드방법.
반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수상태 데이터의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도에 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1,2 선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서의 데이터 프로그램방법에 있어서: 프로그램 모우드에서 제공되는 프로그램 데이터를 각기 제1,2 일시저장수단을 통해 수신하는 과정과; 선택된 워드라인과 상기 공통 소오스라인간에 프로그램전압을 유지시키고 상기 제1,2선택 트랜지스터의 게이트에 각기 전원전압과 접지전압을 인가하고 비 선택된 워드라인에 패스전압을 인가하고, 하나의 동일군에 속하는 비트라인들을 동시에 선택하며 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하여 선택된 워드라인에 연결된 동일군의 메모리 셀들이 상기 프로그램 데이터에 대응되는 다수상태중의 하나의 문턱전압값을 가지도록 하는 프로그램 및 프로그램 금지과정으로 이루어짐을 특징으로 하는 데이터 프로그램 방법.
반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수상태 데이터의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1,2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 불휘발성 반도체 메모리에서의 데이터 프로그램 확인방법에 있어서: 프로그램 동작의 수행 후에 선택된 워드라인과 상기 공통 소오스라인간에 검증전압을 유지시키고 하나의 동일군에 속하는 비트라인들을 동시에 선택하며 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하여 선택된 워드라인에 연결된 동일군의 메모리 셀들의 문턱전압값에 따른 전압이 상기 선택된 비트라인들상에 각기 동시에 도출되도록 하는 도출과정과; 상기 도출된 전압을 각기 다르게 미리 설정된 래퍼런스 전압중의 중간 래퍼런스 전압으로써 비교하여 제1 일시저장수단에 저장된 데이터의 논리 상태를 상기 비교결과에 따라 변경하는 제1검증과정과; 상기 저장된 데이터의 논리레벨에 따른 래퍼런스 전압으로 상기 도출된 전압을 비교하여 제2일시저장수단에 저장된 데이터의 논리 상태를 상기 비교 결과에 따라 변경하는 제2검증과정과; 상기 검증과정에서 저장된 데이터의 논리가 설정된 상태가 아니면 프로그램 동작을 수행 후 상기한 과정들을 재 수행하는 재수행과정으로 이루어짐을 특징으로 하는 데이터 프로그램 확인방법.
반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수상태 데이터의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1,2 선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서의 데이터 소거방법에 있어서: 상기 메모리 셀들에 연결된 모든 워드라인에 접지전압을 인가하고 비트라인들 및 공통 소오스라인 그리고 상기 제1,2선택 트랜지스터의 게이트 단자를 모두 플로팅시키고 상기 기판에 소거전압을 제공하여 상기 메모리 셀들을 일시에 소거하는 것을 특징으로 하는 데이터 소거방법.
반도체 기판위에 형성된 평행한 비트라인과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수상태 데이터의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1,2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서와 데이터 소거 확인방법에 있어서: 소거동작의 수행 후에 모든 워드라인과 상기 공통 소오스라인간에 검증전압을 유지시키고 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하여 선택된 워드라인에 연결된 동일군의 메모리 셀들의 스트링 문턱전압값에 따른 전압이 상기 선택된 비트라인들상에 각기 동시에 도출되도록 하는 도출과정과; 상기 도출된 전압을 중간 래퍼런스 전압으로써 비교하여 제1 일시저장수단에 저장하는 제1검증과정과; 상기 저장된 데이터의 논리레벨에 상관없이 상기 중간 래퍼런스 전압으로 상기 도출된 전압을 비교하여 제2일시저장수단에 저장하는 제2검증과정과; 상기 검증과정에서 저장된 데이터의 논리가 설정된 상태가 아니면 소거 동작을 수행 후 상기한 과정들을 재 수행하는 재수행과정으로 이루어짐을 특징으로 하는 데이터 소거 확인방법.
반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수상태 데이터의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지는 다수상태 불휘발성 반도체 메모리에 있어서; 상기 제1,2선택 트랜지스터의 게이트 및 사기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단과; 상기 다수상태 메모리 셀 어레이의 메모리 셀에 데이터를 다수상태중의 하나로 프로그램하고, 그 프로그램된 데이터를 읽으며, 프로그램된 데이터를 소정의 목적에 따라 소거하고, 또한 각각의 동작에 따른 검증을 실시하기 위하여, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들과 다른 하나의 동일 군에 속하는 스트링들의 선택된 메모리 셀들이 번갈아 억세스되도록 하기 위해, 두 비트라인마다 차례로 연결되며, 인가되는 선택신호에 응답하여 하나의 동일군에 속하는 비트라인들을 동시에 선택하고 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하는 비트라인 선택 및 충전수단과; 상기 비트라인 선택 및 충전수단에 연결되어 선택된 비트라인의 레벨을 각 동작 모우드에 대응하여 제어하는 비트라인 레벨 제어수단과; 각기 다르게 미리 설정된 래퍼런스 전압중의 하나를 각 동작 모우드 및 인가 데이터의 논리 레벨에 따라 선택하고 출력단을 통해 제공하는 다수상태 래퍼런스 전압 생성수단과; 상기 비트라인 레벨 제어수단과 상기 다수상태 래퍼런스 전압 생성수단에 각기 연결되며, 상기 각 동작 모우드중 프로그램 동작에서 대응하는 비트라인들을 통해 데이터를 일시에 상기 메모리 셀들로 기입하도록 프로그램 데이터를 일시 저장하고 프로그램 검증 동작에서 프로그램이 충분히 행해졌는가를 판단하며 읽기동작에서 선택된 메모리 셀들로부터 유도된 비트라인들상의 전압을 상기 다수 레벨의 래퍼런스 전압과 비교하여 감지된 독출 데이터를 래치하기 위한 감지 및 저장수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
제9항에 있어서, 상기 각 메모리 셀의 다수상태 데이터의 저장은 4가지 상태중의 하나의 상태를 저장하는 것임을 특징으로 하는 불휘발성 반도체 메모리 장치.
반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 2비트의 데이터를 저장하기 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지는 낸드 플래쉬 다수상태 반도체 메모리에 있어서; 상기 제1,2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 로우 디코더 및 프로그램 콘트롤러와; 상기 다수상태 메모리 셀 어레이의 메모리 셀에 데이터를 2비트로 표현되는 데이터중의 하나로 프로그램하고, 그 프로그램된 데이터를 읽으며, 프로그램된 데이터를 소정의 목적에 따라 소거하고, 또한 각각의 동작에 따른 검증을 실시하기 위하여, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들과 다른 하나의 동일 군에 속하는 스트링들의 선택된 메모리 셀들이 번갈아 억세스되도록 하기 위해, 두 비트라인마다 차례로 연결되며, 인가되는 선택신호에 응답하여 하나의 동일군에 속하는 비트라인들을 동시에 선택하고 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하는 비트라인 선택 및 충전수단과; 전류 소오스 및 리셋용 트랜지스터를 가지며, 상기 비트라인 선택 및 충전수단에 연결되어 선택된 비트라인의 레벨을 각 동작 모우드에 대응하여 제어하는 비트라인 레벨 제어수단과; 3가지의 미리 설정된 래퍼런스 전압중의 하나를 각 동작 모우드 및 인가 데이터의 논리 레벨에 따라 선택하고 출력단을 통해 제공하는 다수상태 래퍼런스 전압 생성수단과; 하나의 센스앰프 및 두 개의 래치를 포함하여, 상기 비트라인 레벨 제어수단과 상기 다수상태 래퍼런스 전압 생성수단에 각기 연결되며, 상기 각 동작 모우드중 프로그램 동작에서 대응하는 비트라인들을 통해 데이터를 일시에 상기 메모리 셀들로 기입하도록 프로그램 데이터를 일시 저장하고 프로그램 검증 동작에서 프로그램이 충분히 행해졌는가를 판단하며 읽기동작에서 선택된 메모리 셀들로부터 유도된 비트라인들상의 전압을 상기 다수 레벨의 래퍼런스 전압과 비교하여 감지된 독출 데이터를 래치하기 위한 감지 및 저장수단을 가짐을 특징으로 하는 메모리.