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KR0169414B1 - 복수채널 직렬 접속 제어회로 - Google Patents

복수채널 직렬 접속 제어회로

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Publication number
KR0169414B1
KR0169414B1 KR1019950019205A KR19950019205A KR0169414B1 KR 0169414 B1 KR0169414 B1 KR 0169414B1 KR 1019950019205 A KR1019950019205 A KR 1019950019205A KR 19950019205 A KR19950019205 A KR 19950019205A KR 0169414 B1 KR0169414 B1 KR 0169414B1
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KR
South Korea
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data
channel
output
gates
clock
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KR1019950019205A
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남승장
송우석
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김광호
삼성전자주식회사
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Publication date
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Abstract

1.청구범위에 기재된 발명이 속하는 기술분야
채널직렬접소 제어회로에 있어서 복수라인으로 데이터를 통신하기 위한 복수채널 직렬접속 제어회로.
2.발명에서 해결하고자 하는 기술적 사상
데이터 변환기 1개를 사용하여 2개 채널을 공유시켜 로직수를 줄일수 있어 낮은 제품가격으로 실현시킬 수 있는 회로를 제공함.
3.발명이 해결한 기술적 요지
복수채널 직렬 접속 제어회로에 있어서, 직렬 데이터를 수신된 데이터를 병렬로 변환하고 인터럽트요구신호(IRQ)를 주시스템으로 인가하여 상기 변환된 데이터를 전송하는 데이터 변환기(200)와, 제1,2채널별 클럭 및 데이터를 완충하여 전송하는 제1,2채널부(208,210)와, 상기 제1,2채널부(208,210)로부터 완충된 클럭 및 데이터로부터 채널별 수신 데이터를 검출하여 수신 제어신호를 발생하는 제1,2수신 데이터 검출기(204,206)와, 상기 제1,2수신데이타 검출기(204,206)의 출력채널 수신 제어신호에 따라 채널별 수신 데이터 및 클럭을 통과시키는 통로를 선택하여 상기 데이터 변환기(200)에 제공하는 통로조정기(202)로 구성됨을 특징으로 하는 복수 채널 직렬 접속 제어회로.
4.발명의 중요한 용도
복수채널 직렬접속 제어회로.

Description

복수채널 직렬접속 제어회로
제1도는 종래의 복수채널 직렬접속 제어회로도.
제2도는 본 발명의 실시예에 따른 복수채널 직렬접속 제어회로도.
제3도는 일반적인 클럭에 따라 데이터의 전송파형도.
본 발명은 채널 직렬접속 제어회로에 관한 것으로, 특히 복수의 라인으로 데이터를 통신하기 위해 복수의 장치와 접속시켜 주기위한 복수채널 직렬접속 제어회로에 관한 것이다.
일반적으로 퍼스널 컴퓨터에서 키보드장치 혹은 마우스장치를 같이 구성시켜 2라인으로 데이터를 통신토록 하는 것은 접속 제어기가 요구된다.
상기 2라인으로 통신하는 방법은 제3도에서 타이밍도와 같이 클럭신호(3a)에 의해 데이터신호(3b) 즉,8비트 데이터를 전송시키는 것으로 여기서 전송되는 데이터의 구성은 11비트로 구성된다. 상기 구성 비트는 스타트 비트, 데이터 비트 8비트, 패리티 비트, 그리고 스톱 비트로 구성되어 있다. 상기 클럭에 따라 데이터를 전송하기 위한 버스라인은 IBM PC Technical Reference PS/2 모델 80에서 권고한 것을 이용하고, 클럭주기는 60㎲-10㎲로 규정한 것을 이용하며, 일반적으로 처리속도가 느린 장치에서 데이터 통신시 사용된다. 그리고 상기 버스라인을 PC본체와 접속시키기 위해서는 접속제어기가 필요하며, 상기 접속제어기는 보통 8비트 마이콤을 사용한다. 그러나 저가의 제품으로 만들기 위해서는 접속제어기는 버스접속제어 알고리즘을 하드웨어적으로 로직화하여 만들 수 있는데, 그 구성은 제1도와 같이 제1,2데이타변환기(101, 103)에 의해 채널2개를 갖는 접속기로 별도로 구성한다. 상기 제1 데이터 변환기(101)와 제 2데이터변환기(103)의 각각으로부터 키보드 장치와 마우스장치가 접속되는데, 이 구성은 상기와 같이 제1 데이터 변환기(101)와 제 2데이터 변환기(103)를 2개로 복수로 갖는등 구성이 복잡하며, 저가의 제품으로 가고자 하는 목적에 상반되는 것으로 로직구성이 커지게 되는 문제가 있다.
따라서 본 발명의 목적은 데이터 변환기 1개를 사용하여 2개 채널을 공유시켜 단순하게 복수 채널을 직렬로 접속할 수 있는 회로를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 회로도로서, 제1,제2채널부(208,210)의 내부는 데이터 패스(Path)로 인버터가 두개씩 직렬로 N31, N41 및 N32, N42로 구성되어 있으며, 클럭 패스로 인버터가 두 개씩 직렬로 N11, N12 및 N22, N21로 구성되며, 그리고 각 채널의 클럭단(CLK A, B)으로3-스테이트 버퍼(ST11, ST21)의 출력단이 연결되며 입력단은 접지되고, 게이트단은 제1,2수신데이타검출기(204, 206)의 디플립플롭(DF21, DF22)의 출력단(Q)이 연결된다.
상기 제1, 2수신데이타검출기(204, 206)는 상기 제1, 2채널부(208, 210)의 데이터통로인 인버터(N41, N42)의 각 출력단이 제1, 2수신데이타검출기(204, 206)의 낸드게이트(NA11, NA21)와 통로조정기(202)의 앤드게이트(AN1, AN2)의 각 입력단으로 입력토록 연결되고, 상기 제1, 2채널부(208, 210)의 클럭통로인 인버터(N12, N22)의 각 출력단이 디플립플롭(DF11, DF12)의 데이터단(D)과 통로조정기(202)의 앤드게이트(AN3, AN4)의 각 입력단으로 입력토록 연결되며, 상기 디플립플롭(DF11, DF12)의 클럭단(CK)으로 인가되는 시스템클럭단(CK)의 클럭은 인버터(61)에서 반전하여 제1, 2채널에서 동시에 입력이 있더라도 상승에지와 하강에지에서 다른 시기에 래치시켜 충돌을 방지하며, 그리고 상기 디플립플롭(DF11, DF12)의 각 출력단(Q)이 낸드게이트(NA12, NA22)에 연결되고, 상기 낸드게이트(NA12, NA22)의 각 출력단은 디플립플롭(DF21, DF22)의 클럭단(CK)에 연결되며, 낸드게이트(NA11, NA21)의 각 출력단은 디플립플롭(DF21, DF22)의 데이터단(D)에 연결되고, 상기 디플립플롭(DF21, DF22)의 각 출력단(Q)이 통로조정기(202)와 제1, 2수신 데이터 검출기(204, 206)의 낸드게이트(NA11, NA21) 및 제1, 2채널부(208, 210)의 3-스테이트 버퍼(ST11, ST21)의 게이트로 인가되는데, 상기 제1수신 데이터 검출기(204)의 디플립플롭(DF21)의 출력단(Q)이 통로조정기(202)의 앤드게이트(AN1, AN3)와 제1채널부(204)의 3-스테이트버퍼(ST11)와 제2수신 데이터 검출기(206)의 낸드게이트(NA21)로 인가된다. 상기 제2수신 데이터 검출기(206)의 디플립플ㄹㅂ(DF22)의 출력단(Q)이 통로조정기(202)의 앤드게이트(AN2, AN4)와 제2채널부(210)의 3-스테이트버퍼(ST21)와 제1수신 데이터검출기(204)의 낸드게이트(NA11)로 인가된다. 상기 통로조정기(202)의 상기 앤드게이트(AN1, AN2)의 입력으로 제1, 2채널부(208, 210)의 데이터(DATA 1, 2)가 입력되고, 상기 앤드게이트(AN3, AN4)의 입력으로 제1, 2채널부(208, 210)의 클럭(CLK A, B)이 각각 입력되며, 상기 앤드게이트(AN1, AN2)의 출력은 노아게이트(NO1)로 입력되고, 상기 앤드게이트(AN3, AN4)의 출력은 노아게이트(NO2)로 입력되며, 상기 노아게이트(NO1, NO2)의 출력이 상기 데이터변환기(200)로 입력토록 구성되어 있다.
상기 데이터변환기(200)의 내부는 통로조정기(202)의 노아게이트(NO1)의 출력이 직/병렬변환기(201)의 직렬입력단(SI)으로 입력되고, 노아게이트(NO2)의 출력이 직/병렬변환기(201)의 클럭입력단(CLK)으로 입력되며, 상기 직/병렬변환기(201)에서 하나의 바이트에 대해 8비트로 변환을 완료하였을 때 발생되는 신호를 앤드게이트(AN5, AN6)에 입력하고, 상기 제1수신데이타검출기(204)의 디플립플롭(DF21)의 출력을 상기 앤드게이트(AN5, AN6)에 입력하여 제1,2채널인터럽트요구신호(IRQ A,B)를 발생하도록 구성되어 있으면서 복수의 해당 채널에 대한 제1,2채널 인터럽트요구신호(IRQ A,B)를 발생하여 상기 해당 인트럽트를 요구한 해당 채널의 직렬 수신된 데이터에 대해 병렬로 변환하여 받아 처리하는데, 예를 들어, 제 1채널의 키보드를 통한 입력의 데이터 인지 또는 제2채널의 마우스를 통한 입력의 데이터 인지를 자동적으로 구별되어 처리된다.
제3도는 제3도는 일반적인 클럭에 따라 데이터 전송 파형도로써 (3a)는 클럭파형이며, (3b)는 데이터 파형예이다.
따라서 본 발명의 구체적 일 실시예를 제1도-제3도를 참조하여 상세히 설명하면, 제2도에서 제1,2채널부(208, 210)중 제1채널부(208)에서 동작예를 설명하면, 제1채널의 데이터단(DATA A)의 데이터는 인버터(N41, N31)를 통하여 들어오고, 제1채널의 클럭단(CLK A)의 클럭은 인버터(N12, N11)를 통해 들어온다. 상기 데이터는 낸드게이트(NA11) 및 앤드게이트(AN1)에 인가되며, 상기 클럭은 디플립플롭(DF11)과 앤드게이트(AN3)로 인가된다. 상기 디플립플롭(DF11)은 시스템클럭단(CK)인 인버터(N1)를 통한 조정클럭에 의해 인버터(N12)의 출력을 래치한다. 그리고 상기 인버터(N41)의 데이터를 낸드게이트(NA11)에 입력하면 제 2수신 데이터 검출기(206)의 디플립플롭(DF22)의 출력단(Q)의 출력은 이전 입력데이타 없었으므로 로우가 된다. 상기 로우신호가 낸드게이트(NA11)에 인가될시 출력은 하이가 되어 낸드게이트(NA12)에서 발생되는 클럭에 의해 디플립플롭(DF21)의 클럭단(CK)으로 제공되어 래치한다. 이때 디플립플롭(DF21)의 출력은 하이가 된다. 이는 데이터변환기(200)의 앤드게이트(AN5, AN6)와 통로조정기(202)의 앤드게이트(AN1, AN3), 제1채널부(208)의 3-스테이트버퍼(ST11)의 게이트에 인가된다. 상기 제1채널부(208)의 3-스테이트버퍼(ST11)의 게이트에 인가된다. 상기 제1채널부(208)의 3-스테이트버퍼(ST11)에서는 디스에이블되므로 정상적으로 클럭단(CLK A)의 클럭이 입력되며, 한편 제2채널부(210)의 3-스테이트버퍼(ST21)의 게이트는 로우가 인가되므로 인에이블되어 클럭단(CLK B)의 클럭이 있더라도 입력되지 못하고 패싱된다. 그리고 상기 제1채널부(208)의 인버터(N41, N12)를 통하는 데이터와 클럭은 앤드게이트(AN1, AN3)를 통해 노아게이트(NO1, NO2)를 지나 데이터변환기(200)의 직/병렬변환기(201)에 인가한다. 한편, 상기 노아게이트(NO1)을 통하여 출력된 직렬데이타는 병렬로 상기 노아게이트(NO2)를 통해 출력된 클럭에 의해 병렬로 변환된다. 상기 일정 길이의 직렬데이타에 대해 병렬로 변환이 완료되면 완료결과신호를 상기 앤드게이트(AN5, AN6)에 인가 한다. 상기 통로조정기(202)의 디플립플롭(DF21)의 출력이 하이 였으므로 인버터(N1)에 의해 상기 앤드게이트(AN6)로의 출력은 없어 나타나지 않으며, 인버터(AN5)를 통해 제1채널인터럽트요구신호(IRQ A)를 발생하여 제어부에 제공되어 제어부는 상기 직/병렬변환기(201)에서 변환된 데이터가 제1채널데이터임을 인식하고 이에 따른 처리를 한다.
한편, 제 2채널데이타에서도 상기한 동일한 방법으로 실행하며, 상기 제2채널데이터 및 클럭이 제2채널부(210)의 인버터(N42, N32), (N22, N21)를 통해 제 2수신데이타검출기(206)에 입력되면 제 1수신데이타검출기(204)의 디플립플롭(DF21)의 출력단(Q)은 로우가 되고, 상기 제 2수신데이타검출기(206)의 디플립플롭(DF22)의 출력단(Q)은 하이가 되어 통로조정기(202)의 앤드게이트(AN2)에 인가된다. 이때 상기 인버터(N42)를 통한 데이터를 통과시키고, 앤드게이트(AN4)에 인가되어 인버터(N22)를 통한 클럭을 통과시켜 노아게이트(NO1, NO2)를 통해 데이터변화기(200)의 직/병렬변환기(201)에 입력하여 병렬데이타로 변환되도록 한다. 그리고 상기 제 1수신데이타검출기(204)의 디플립플롭(DF21)의 출력단(Q)의 로우가 데이터변환기(200)의 인버터(N1)을 통해 하이가 되어 앤드게이크(AN6)을 통해 상기 직/병렬변환기(201)에서 데이터 변환에 따른 제2채널의 인터럽트요구신호(IRQ B)를 발생하도록 구성되어 있다. 그리고 클럭단(CK)에서 인버터(N61)을 둔 것은 제1,2채널로 데이터가 동시에 입력하더라도 인버터(N1)에서 클럭을 반전하여 제1,2수신데이타검출기(204, 206)의 디플립플롭(DF11, DF12)에서 제1,2채널의 클럭에 대해 상승에지에서 래치하느냐 하강에지에서 래치하느냐를 결정하므로 동시에 데이터의 입력이 있더라도 충돌되는 것이 없이 오동작을 방지한다.
상술한 바와같이 데이터 변환기 1개를 사용하여 2개 채널을 공유하므로 로직수를 줄일 수 있어 낮은 제품가격 즉, 원가절감의 이점이 있다.

Claims (1)

  1. 제어부를 구비한 제1,2채널에 의한 복수채널 직렬 접속 제어회로에 있어서, 상기 제1,2채널의 데이터(DATA A,B)의 패스로 인버터가 두 개씩 직렬로 N31, N41 및 N32, N42로 접속되며, 상기 제1,2채널의 클럭(CLK A,B)의 패스로 인버터가 두 개씩 직렬로 N11, N12 및 N22, N21로 접속되고, 상기 제1,2채널의 클럭단(CLK A,B)에 비정상적인 다른채널의 클럭차단을 위해 3-스테이트버터(ST11, ST21)의 출력단이 연결되며, 입력단은 접지되는 제1,2채널부(208, 209)와; 상기 제1,2채널부(208, 210)의 데이터통로인 인버터(N41, N42)의 각 출력단이 낸드게이트(NA11, NA21)에 연결되고, 상기 제1,2채널부(208, 210)의 클럭통로인 인버터(N12, N22)의 각출력단이 디플립플롭(DF11, DF12)의 데이터단(D)과 연결되며, 상기 디플립플롭(DF11, DF12)의 각출력단(Q)이 낸드게이트(NA12, NA22)에 연결되고, 상기 낸드게이트(NA12, NA22)의 각 출력단은 디플립플롭(DF21, DF22)의 클럭단(CK)에 연결되며, 상기 낸드게이트(NA11, NA21)의 각 출력단은 디플립플롭(DF21, DF22)의 데이터단(D)에 연결되며, 상기 디플립플롭(DF21, DF22)의 각출력단(Q)의 상기 낸드게이트(NA11, NA21) 및 상기 제1,2채널부(208, 210)의 3-스테이트버터(ST11, ST21)의 게이트로 인가되며, 각 채널로 동시에 데이터의 입력이 있을시 우선입력을 조절하는 디플립플롭(DF11, DF12)의 클럭단(CK)의 사이의 인버터(N61)를 접속한 제1,2수신데이타검출기(204, 206)와; 상기 제1,2채널부(208, 210)의 데이터(DATA A,B)가 앤드게이트(AN1, AN2)에 입력되고, 상기 제1,2채널부(208, 201)의 클럭(CLK A,B)이 앤드게이트(AN3, AN4)에 입력되며, 상기 제1수신데이타검출기(204)의 디플립플롭(DF21)의 출력단(Q)이 앤드게이트(AN1, AN3)의 입력단에 연결되어 노아게이트(NO1)를 통해 데이터를 출력하고, 상기 제2수신데이타검출기(206)의 디플립플롭(DF22)의 출력단(Q)이 앤드게이트(QAN2, AN4)의 입력단에 연결되어 노아게이트(NO2)를 통해 클럭이 출력되는 통로조정기(202)와; 상기 통로조정기(202)의 상기 노아게이트(NO1)의 출력이 직/병렬변환기(201)의 직렬입력단(SI)으로 입력되고, 상기 노아게이트(NO2)의 출력이 직/병렬변환기(201)의 클럭입력단(CLK)으로 입력되며, 상기 직/병렬변환기(201)에서 하나의 바이트에 대해 8비트의 변환을 완료하였을 때 발생되는 신호를 앤드게이트(AN5, AN6)에 입력하고, 상기 제1수신데이타검출기(204)의 디플립플롭(DF21)의 출력에 따라 상기 앤드게이트(AN5, AN6)에 입력하여 제1,2채널인터럽트요구신호(IRQ A,B)를 발생하는 데이터변환기(200)로 구성됨을 특징으로 하는 복수채널 직렬접속 제어회로.
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