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KR0168916B1 - 링 전압 제어 발진기 및 그를 이용한 전압 제어 방법 - Google Patents

링 전압 제어 발진기 및 그를 이용한 전압 제어 방법 Download PDF

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KR0168916B1
KR0168916B1 KR1019950039428A KR19950039428A KR0168916B1 KR 0168916 B1 KR0168916 B1 KR 0168916B1 KR 1019950039428 A KR1019950039428 A KR 1019950039428A KR 19950039428 A KR19950039428 A KR 19950039428A KR 0168916 B1 KR0168916 B1 KR 0168916B1
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mixing
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정선종
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Abstract

본 발명은 집적회로로 구성된 링 전압 제어 발진기에서 발진 주기를 구성하는 논리레벨 하이의 펄스폭과 논리레벨 로우의 펄스폭중에 논리레벨 하이 또는 논리레벨 로우의 펄스폭만 제어함으로써 전압 제어 발진기의 이득을 종래의 VCO보다 작게 하여 외부 잡음에 안정적으로 동작하도록 한 링 전압 제어 발진기 및 그를 이용한 전압 제어 방법에 관한 것으로서, 제어 전압 입력 단자의 전압에 따라 제1입력 단자의 전압과 제2입력 단자의 전압을 혼합 및 선형 결합하여 반전시켜 출력하기 위한 혼합 반전 수단; 상기 혼합 및 반전 수단의 출력과 제1지연 수단의 출력을 입력받아 논리적으로 조합하여 출력하기 위한 논리 회로 수단; 상기 논리 회로 수단의 출력을 지연시킨 후에 반전시켜 출력하기 위한 지연 및 반전 수단; 상기 논리 회로 수단의 출력을 지연시킨 후에 상기 논리 회로 수단으로 출력하기 위한 상기 제1지연 수단; 상기 지연 및 반전 수단의 출력을 지연 또는 지연없이 통과시켜서 상기 혼합 및 반전 수단의 제1입력단으로 출력하기 위한 제2지연 수단; 및 상기 지연 및 반전 수단의 출력을 지연시킨 후에 상기 혼합 및 반전 수단의 제2입력단으로 출력하기 위한 제3지연 수단을 포함한다.

Description

링 전압 제어 발진기 및 그를 이용한 전압 제어 방법
제1도는 종래의 링 전압 제어 발진기의 구성도.
제2도는 본 발명에 따른 링 전압 제어 발진기의 일실시예 구성도.
제3도는 본 발명에 따른 링 전압 제어 발진기의 세부 구성도.
제4도는 본 발명의 링 전압 제어 발진기내의 혼합 및 반전기의 타이밍도.
제5도는 본 발명의 링 전압 제어 발진기의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
21,23,24 : 지연기 22 : 지연 및 반전기
25 : 혼합 및 반전기 26 : 논리 회로
본 발명의 집적회로로 구성된 링 전압 제어 발진기에서 발진 주기를 구성하는 논리레벨 하이(High)의 펄스폭과 논리레벨 로우(Low)의 펄스폭중에 논리레벨 하이 또는 논리레벨 로우의 펄스폭만 제어함으로써 전압 제어 발진기(Voltage Controlled Osillater)(이하, VCO라 함)의 이득을 종래의 VCO보다 작게 하여 외부 잡음에 안정적으로 동작하도록 한 링 전압 제어 발진기 및 그를 이용한 전압 제어 방법에 관한 것이다.
종래의 링 발진기의 동작은 링 발진기를 구성하는 반전기 (inverter) 지연 소자들의 총 지연 시간에 따라 링 발진기의 반주기 시간이 결정되었고, 반전기들의 지연시간을 각각 제어하여 발진 주파수의 주기를 제어했기 때문에 발진 주파수를 높게 하는데 제한이 있었고, 또한 반주기마다 반전기들의 지연 시간을 제어하기 때문에 결국 한 주기에 2회에 결쳐 반전기들의 지연 시간 제어 효과가 나타나서 VCO 이득이 너무 큰 문제점이 있었다[D.L. Campbell, 미국 특허 4,505,976].
전술한 바와 같이 VCO 이득이 너무 크면 VCO의 제어 전압이 아주 작아야 되기 때문에 현실적으로 구현이 불가능해진다. 즉, VCO 이득이 1㎓/Volt이면, 1㎑ 정도의 주파수를 제어하기 위해서도 1㎶급의 전압 제어가 가능해야 하기 때문에 잡음이 아주 적은 동작 환경을 구비해야 되는 문제가 있었다.
최근에는 아날로그 혼합기(analog mixer)를 이용하여 두 경로의 지연 차이로 발진 주파수를 제어하는 VCO가 발표되었는데, VCO는 발진 주파수를 높게 할 수 있는 장점은 있으나 반주기마다 지연 시간 제어 효과가 나타나기 때문에 VCO 이득이 너무 커서 외부 잡음에 불안정하게 VCO가 동작하는 문제점이 있었다[K.E. Wyed, A.A.Abidi, 'Gigahertz Voltage-Controlled Ring Oscillator', Electronic Letters, Jun.5, 1986,vol.22,No. 12와 R.C. Walker, 미국 특허 4,884,041].
제1도는 종래의 링 전압 제어 발진기의 구성도로서 11은 반전/조합 회로, d1, d2, d3는 지연을 각각 발생시키는 세 개의 지연 소자(12,13,14)를 각각 나타낸다[R.C. Walker, 미국 특허 4,884,041].
도면에 도시된 바와 같이, 지연 소자(13)는 반전/조합 회로(11)의 첫 번째 입력 신호인 Vy를, 지연 소자(14)는 반전/조합 회로(11)의 두 번째 입력 신호인 Vx를 제공한다. 반전/조합회로(11)의 출력 신호 Vz는 두 개의 입력 신호 Vy 및 Vx의 선형조합인 Vz=-(CV+(1-C)Vy)로 표현되며, 수학식에서 -는 신호 파형이 반전되는 것을 나타낸다. 여기에서 C는 0≤C≤1 범위의 값으로 반전/조합 회로(11)에 인가되는 조정 전압 Vc에 의해 결정된다.
상대적인 지연차 d3-d2는 Vy 신호에 대한 Vx 신호의 상대적인 위상차 P=2nf(d3-d2)=w(d3-d2)를 발생한다. 여기에서 f는 발진기의 주파수이고, w는 발진기의 각 주파수이다. Vz와 Vy사이의 위상은 C가 0에서 1까지 변함에 따라 0에서 P까지 변한다.
따라서, 도면의 참조번호 15는 C=0일 때 지연 시간=d2, 및 C=1일 때 지연 시간=d3를 발생시키는 반전 가변 지연(Inverting Variable Delay) 소자이다. 발진 중심 주파수는 1/2(d1+(d2+d3)/2))이고, 가변 주파수(이하, fv라 함)는 1/2(d1+d2)-1/(2(d1+d3)/2)이다.
하지만, 전술한 바와 같은 방식으로 VCO를 구성할 경우에, 최대 반전 주파수는 d1+d2가 반전기 3개의 지연과 동일하고(반전기가 적어도 3개 이상이 되어야 안정되게 발진함), 최소 발진 주파수는 d1+d3가 반전기의 5개의 지연과 동일할 때 획득될 수 있다. 즉, 반전기 1개의 지연을 D라 하면, 최대 발진 주파수(이하 fmax라 함)는 1/(2x3D)이고, 최소 반전 주파수(이하, fmin라 함)는 1/(2x5D)가 된다. 중심 주파수(이하 fc라 함)는 8/10fmax가 되고, Δf=4/10fmax=1/2fc로 되어 VCO 이득이 너무 커서 이용이 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 제반 문제점을 해결하기 위해 안출된 것으로, 논리 회로를 사용하여 집적회로로 구성된 VCO의 주기를 반주기만 제어하여 VCO의 이득을 작게 하여 외부 잡음에 안정적으로 동작하는 링 전압 제어 발진기 및 그를 이용한 전압 제어 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 장치는, 제어 전압 입력 단자의 전압에 따라 제1입력 단자의 전압과 제2입력 단자의 전압을 혼합 및 선형 결합하여 반전시켜 출력하기 위한 혼합 및 반전 수단; 상기 혼합 및 반전 수단의 출력과 제1지연 수단의 출력을 입력받아 논리적으로 조합하여 출력하기 위한 논리 회로 수단; 상기 논리 회로 수단의 출력을 지연시킨 후에 반전시켜 출력하기 위한 지연 및 반전 수단; 상기 논리 회로 수단의 출력을 지연시킨 후에 상기 논리 회로 수단으로 출력하기 위한 상기 제1지연 수단; 상기 지연 및 반전 수단의 출력을 지연 또는 지연없이 통과시켜서 상기 혼합 및 반전 수단의 제1입력단으로 출력하기 위한 제2지연 수단; 및 상기 지연 및 반전 수단의 출력을 지연시킨 후에 상기 혼합 및 반전 수단의 제2입력단으로 출력하기 위한 제3지연 수단을 구비한다.
또한, 본 발명의 방법은, 링 전압 제어 발진기의 출력 전압을 제어하기 위한 방법에 있어서, 혼합 및 반전기가 제어 입력 전압에 따라 제2지연기 및 제3지연기의 출력을 입력받아 혼합 및 선형 결합하여 반전시켜 논리 회로로 출력하는 제1단계; 논리 회로가 상기 혼합 및 반전기의 출력 및 제1지연기의 출력을 입력받아 논리적으로 조합하여 출력하는 제2단계; 상기 제1지연기가 상기 논리 회로의 출력을 지연시켜 상기 논리 회로로 출력하는 제3단계; 지연 및 반전기가 상기 논리 및 반전기의 출력을 지연시켜 상기 혼합 및 반전기로 출력하는 제5단계; 및 상기 제3지연기가 상기 지연 및 반전기의 출력을 지연시켜 상기 혼합 및 반진기로 출력하는 제6단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 따른 링 전압 제어 발진기의 일실시예 구성도이다.
도면에 도시한 바와 같이, 링 전압 제어 발진기는, 제어 전압 입력 단자의 전압(Vc)에 따라 제1입력 단자의 전압 Vy와 제2입력단자의 전압 Vx를 선형 결합하여 출력 단자로 출력하는 혼합 및 반전기(25)와, 혼합 및 반전기(25)의 출력을 입력받고 두 개의 입력중 먼저 논리레벨 하이(High)로 천이되는 입력에 의해서 출력이 논리레벨 로우(Low)로 천이되고, 두 개의 입력중 늦게 논리레벨 로우로 천이되는 입력에 의해서 출력이 논리레벨 하이로 천이되거나, 또는 반대로 두 개의 입력 중 먼저 논리레벨 로우로 천이되는 입력에 의해서 출력이 논리레벨 하이로 천이되고 두 개의 입력중 늦게 논리레벨 하이로 천이되는 입력에 의해서 출력을 로우(Low)로 천이되게 하여 출력하는 논리 회로(26)와, 논리 회로(26)의 출력에 연결되어 논리 회로(26)의 출력을 지연시킨 후에 반전시켜 출력하는 지연 및 반전기(d4)(22), 논리 회로(26)의 출력을 지연시킨 후에 논리회로(26)의 제1입력 단자로 출력하는 제1지연기(d1)(21)와, 지연 및 반전기(d4)(22)의 출력을 지연시키기나 또는 지연없이 통과시켜서 혼합 및 반전기(25)의 제1입력 단자로 출력하는 제2지연기(2)(23)와, 지연 및 반전기(22)의 출력을 지연시킨 후에 혼합 및 반전기(25)의 제2입력 단자로 출력하는 제3지연기(d3)(24)를 구비한다.
전술한 바와 같은 구성은 논리 회로(26)의 출력에서 주기 T=d1+d4+Cd3+(1-C)d2를 갖는 파형이 구동되는 것을 특징으로 하며, 여기서, C는 Vc에 따라서 0부터 1까지 가변하는 변수이다.
제3도는 본 발명에 따른 링 전압 제어 발진기의 세부 구성도로서, 35는 혼합 및 반전기, 31,33 및 34는 각각 제1, 제2 및 제3지연기인데, 제2지연기는 지연없이 입력 신호를 그대로 통과시키는 경우의 구성을 도시한 것이다. 또한, 32는 지연 및 반전기, 36은 논리 회로인 NOR 게이트를 각각 나타낸다.
도면에 도시된 본 발명의 구성요소들의 세부 동작 및 기능을 살펴보면 다음과 같다.
혼합 및 반전기(35)는 제1입력 단자(MI1), 제2입력 단자(MI2), 제어 전압 입력 단자(MC) 및 출력 단자(MO)를 갖는 혼합기(35A), 및 반전기(35B)를 구비하며, MI1은 제2지연기(33)의 출력 단자에 연결되고, MI2는 제3지연기(34)의 출력 단자에 연결되고, MO는 반전기(35B)의 입력단으로 연결되어 논리 회로를 구성하고 있는 NOR 게이트의 제2입력 단자에 연결되므로, 제어 전압 입력 단자(MC)에 인가되는 전압 Vc에 따라 MI1의 전압 Vy와 MI2의 전압 Vx를 혼합 및 선형 결합하여 반전시킨다. 혼합 및 반전기(35)에서 혼합기(35A)는 지연이 없고, 반전기(35B)에서만 지연이 D만큼 있다고 가정하면, MO의 전압 Vm=(1-C)Vy+CVx가 되며, 여기서 C는 조정 전압 Vc에 따라 0에서 1까지 변하는 변수이다. Vm은 논리레벨 하이와 논리레벨 로우인 1과 0사이의 값이 0≤Vm≤1이기 때문에 Vz=1-Vm(t-D)이며, 여기서 Vm(t-D)는 Vm(t)신호가 D만큼 지연된 것을 나타낸다.
논리 또는 조합 논리 회로(36)를 구성하고 있는 NOR 게이트는 NAND 게이트나 조합 논리 회로도 구성될 수 있으며, 본 발명에서는 NOR 게이트로 구성된 경우를 설명한다. 논리 회로(36)인 NOR 게이트의 제1입력으로는 제1지연기(31)의 출력이 입력되고, 제2입력으로는 혼합 및 반전기(35)의 출력(MO)이 입력되고, NOR 게이트의 출력은 제1지연기(31)의 입력과 지연 및 반전기(32)의 입력으로 출력된다.
지연 및 반전기(32)는 논리 회로(36)인 NOR 게이트의 출력을 소정 시간만큼 지연시킨 후에 반전시켜 제2지연기(33) 및 제3지연기(34)의 입력으로 각각 출력한다.
제4도는 본 발명의 링 전압 제어 발진기내의 혼합 및 반전기의 타이밍도이다.
도면에 도시된 바와 같이, 세로 축은 논리레벨을 나타내고, 가로 축은 시간을 나타낸다. 가로 축 점선은 논리레벨로 결정되는 값인 0.5인 점을 나타낸다. 도면에서 0≤t≤5D인 경우에 각 부분의 파형을 수학식으로 나타내면 다음과 같다.
Vx=((t/2D)-1)U(t-2D)-((t/2D)-2)U(t-4D)+U(t-4D)이고,
Vy=(t/2D)U(t)-((t-2D)-1)U(t-2D)+U(t-2D)이며,
여기서 U(t)는 유니트 스텝(unit step) 함수로 t=0이면 U(t)=1이다.
따라서, Vm=C{(t/2D)-1)U(t-2D)-((t/2D)-2)U(t-4D)+U(t-4D)}+(1-C){(t/2D)-1U(t-2D)+U(t-2D)}이고, Vz=1-Vm(t-D)이다.
도면에서, (A)는 C=0일 때에 Vx 및 Vy에 대한 Vz 신호 파형이고, (B)는 C=1일 때에 Vx 및 Vy에 대한 Vz 신호 파형이고, (C)는 C=0.5일 때에 Vx 및 Vy에 대한 Vz 신호 파형을 나타내었다.
혼합 및 반전기는 혼합기와 반전기로 구성되고, 홉합기에서는 지연이 없으며(구현시에는 혼합기 및 반전기의 회로가 구분이 되지 않고 하나로 구성되므로 상기와 같은 가정은 문제가 되지 않음), 도면에서는 논리레벨 하이 또는 로우가 천이의 중앙에서 결정이 된다고 가정하며, 제1지연기는 제1반전기 및 제2반전기와, 버퍼로 구성되며 각각의 시간 지연을 D라고 가정하여 제1지연기의 시간 지연이 3D라고 가정하고, 지연 및 반전기의 시간 지연을 D라고 가정하며, 제2지연 소자의 시간 지연을 0이라고 가정하고, 제3지연기의 시간 지연을 2D라고 가정하며, 마지막으로 논리 회로인 두 입력을 가지는 NOR 게이트의 시간 지연을 D라고 가정한다.
따라서, 혼합 및 반전기의 지연 관계식은 Vz(D)=3CD+(1-C)D가 되며, 여기서 3CD는 CVx에 관한 지연 시간이고, (1-C)D는 (1-C)Vy에 대한 지연 시간이며, C는 0에서 1까지 Vc에 따라서 변하게 된다.
본 발명에 따른 일실시예에 대한 동작은, NOR 게이트의 출력(Vnor)이 초기에 논리레벨 로우이면(초기에 논리레벨 하이로 가정을 하여도 순환하기 때문에 마찬가지의 결과를 가져오게 됨), NOR 게이트의 제1입력(Vd1)으로는 3D 시간 지연후에 논리레벨 로우가 입력되고, NOR 게이트의 제2입력(Vz)으로는 2D 또는 4D 시간 지연후에 논리레벨 로우가 입력되게 된다. 이때에 NOR 게이트의 제2입력(Vz)으로 입력되는 파형의 지연은 혼합 및 반전기의 제어 전압(Vc)에 의해서 제어되는데 지연 관계식은 Vz(D)=3CD+2(1-C)D이다.
만일, C=0이면, 혼합 및 반전기의 혼합기는 MI1을 선택하며, NOR 게이트의 출력이 논리레벨 로우로 변한 시점으로부터 3D 및 2D 시간 지연후에 NOR 게이트의 제1 및 제2입력 단자로 논리레벨 로우가 각각 입력되며, 이때에 NOR 게이트의 출력(Vnor)은 제1입력 단자의 파형(Vd1)에 동기되어(NOR 게이트의 두 개의 입력중에 늦게 논리레벨 로우로 천이되는 입력에 의해서) 제1입력 단자에 논리레벨 로우가 입력된 시점으로부터 1D 시간 지연후에 출력이 논리레벨 하이로 천이하게 된다. 따라서, C=0인 경우, Vz(D)=D이며, NOR 게이트의 출력(Vnor)의 논리레벨 로우의 펄스폭은 4D가 된다.
만일, C=1이면, 혼합 및 반전기의 혼합기는 MI2를 선택하여, NOR 게이트의 출력이 논리레벨 로우로 변한 시점으로부터 3D 및 4D 시간 지연후에 제1 및 제2입력 단자로 논리레벨 로우가 각각 입력되며, 이때에 NOR 게이트의 출력(Vnor)은 제2입력 단자의 파형(Vz)에 동기되어 (NOR 게이트의 두 개의 입력중에 늦게 논리레벨 로우로 천이되는 입력에 의해서) 제2입력 단자에 논리레벨 로우가 입력된 시점으로부터 1D 지연 시간후에 출력이 논리레벨 하이로 천이하게 된다. 따라서, C=1인 경우, Vz(D)=3D이며, NOR 게이트의 출력의 논리레벨 로우의 펄스폭은 5D가 된다.
일실시예의 구성에서 NOR 게이트의 출력(Vnor)이 논리레벨 하이로 천이하며, NOR 게이트의 제1입력(Vd1)으로는 3D 지연 시간후에 논리레벨 하이가 입력되고, NOR 게이트의 제2입력(Vz)으로는 2D 또는 4D 시간 지연후에 논리레벨 하이가 입력되게 된다.
한편, C=0이면, 혼합 및 반전기의 혼합기는 MI1을 선택하며, NOR 게이트의 출력이 논리레벨 하이로 변한 시점으로부터 3D 및 2D 시간 지연후에 제1 및 제2입력 단자로 논리레벨 하이가 각각 입력되며, 이 때에 NOR 게이트(36)의 출력(Vnor)은 제2입력 단자의 파형(Vz)에 동기되어(NOR 게이트의 두 개의 입력중에 먼저 논리레벨 하이로 천이되는 입력에 의해서) 제2입력 단자에 논리레벨 하이가 입력된 시점으로부터 1D 시간 지연후에 출력이 논리레벨 로우로 천이하게 된다. 따라서, C=0인 경우, Vz(D)=2D이고, NOR 게이트 출력(Vnor)의 논리레벨 하이의 펄스폭은 3D가 된다.
만일, C=1이면, 혼합 및 반전기의 혼합기는 MI2를 선택하여 이 때에 Vz(D)=4D이다. NOR 게이트의 출력이 논리레벨 하이로 변한 시점으로부터 3D 및 4D 시간 지연후에 제1 및 제2입력 단자로 논리레벨 하이가 각각 입력되며, 이 때에 NOR 게이트의 출력(Vnor)은 제1입력 단자의 파형(Vd1)에 동기되어(NOR 게이트의 두 개의 입력중에 먼저 논리레벨 하이(High)로 천이되는 입력에 의해서) 제1입력 단자에 논리레벨 하이가 입력된 시점으로부터 1D후에 출력이 논리레벨 로우로 천이하게 된다. 따라서, C=1인 경우 NOR 게이트의 출력(Vnor)의 논리레벨 하이의 펄스폭은 4D가 된다.
따라서, 일실시예에서 C=1인 경우에는 VCO의 발진 주파수의 주기가 최대가 되어 VCO의 발진 주파수가 최소가 되는데, 이 때에 VCO의 발진 주기는 1/fmin=Tmax=5D(로우 펄스폭)+4D(하이 펄스폭)이고, C=0인 경우에는 VCO의 발진 주파수의 주기가 최소가 되는데 이 때에 VCO의 발진 주기는 1/fmax=Tmin=4D(로우 펄스폭)+3D(하이 펄스폭)이다. 가변 주파수는 fv=1/7D-1/9D=2/63D가 되어 종래 기술의 것보다 약 1/2 감소한 것을 알 수 있다.
VCO의 발진 주파수가 중심값을 갖는 경우는 C=0.5인 경우인데 C=0.5이면. 혼합 및 반전기의 혼합기는 MI1과 MI2를 0.5가중치로 선택하며 이 때에 Vz(D)=1D이다. NOR 게이트의 출력이 논리레벨 로우/하이로 변한 시점으로부터 3D 시간 지연후에 제1 및 제2입력 단자로 동시에 논리레벨 로우/하이가 각각 입력되며, 이 때에 NOR 게이트의 출력(Vnor)은 제1 또는 제2입력 단자의 파형에 동기되어 제1 및 제2입력단자에 논리레벨 로우/하이가 입력된 시점으로부터 1D 시간 지연후에 출력이 논리레벨 하이/로우로 천이하게 된다. 따라서, C=0.5인 경우 2입력 NOR 게이트의 출력(Vnor)의 논리레벨 로우의 하이의 펄스폭은 4D가 되어 VCO의 중심 주파수는 fc=1/8D이다.
결국, 본 발명의 VCO 출력(Vnor) 주파수는 제어 전압(Vc)에 따라서 변하는 C에 따라서 제어되고, 본 발명의 VC 출력(Vnor) 주파수의 주기는 T=4D+2D+3CD+(1-C)D이다.
제5도는 본 발명의 링 전압 제어 발진기의 타이밍도로서, 링 전압 제어 발진기의 기능에 대한 쉽게 이해하기 위해서 하이-로우 또는 로우-하이 천이 이동시간 (transition propagation delay)이 각 소자에 포함되어 있다고 가정한다.
도면에 도시된 바와 같이, 세로 축은 논리레벨이고, 가로 축은 시간을 나탄내다.
도면에서, (A)는 C=0인 경우이고, (B)는 C=0.5인 경우이며, (C)는 C=0.5인 경우에 대한 타이밍도이다.
(A)에서 VCO 출력인 Vnor 파형은 Vd1이 논리레벨 로우로 변하는 시점으로부터 D 후에 논리레벨 하이로 변한다. C=0인 경우, 혼합 및 반전기의 입력이 Vy를 선택하기 때문에 혼합 및 반전기의 출력인 Vz는 Vy가 논리레벨 로우로 변한 시점으로부터 D후에 논리레벨 하이로 변하게 된다. Vz가 논리레벨 하이로 변한 시점으로부터 D 시간 지연후에 Vnor은 논리레벨 로우로 변하게 된다. Vnor이 로우로 변하면 다시 처음의 경우와 같은 경우로 순환되어 Vd1이 논리레벨 로우로 변한 시점으로부터 D시간 지연후에 Vnor 파형은 논리레벨 하이로 변하여 VCO 발진 주파수의 한 주기를 만들게 된다. 따라서, C=0 인 경우, VCO 발진 주기는 T(C=0)=1/7D이다.
한편, (B)에서 본 발명의 VCO 출력인 Vnor 파형은 Vz가 논리레벨 로우로 변하는 시점으로부터 D후에 논리레벨 하이로 변한다. C=1인 경우, 혼합 및 반전기의 입력이 Vx를 선택하기 때문에 혼합 및 반전기의 출력인 Vz는 Vx가 논리레벨 로우로 변한 시점으로부터 D 시간 지연후에 논리레벨 하이로 변하게 된다. Vz가 논리레벨 하이로 변한 시점으로부터 D 시간 지연후에 Vnor은 논리레벨 로우로 변하게 된다. Vnor이 하이로 변하면 다시 처음의 경우와 같은 경우로 순환되어 Vz가 논리레벨 로우로 변한 시점으로부터 D 시간 지연후에 Vnor 파형은 논리레벨 하이로 변하여 VCO 발진 주파수의 한 주기를 만들게 된다. 따라서, C=1인 경우, VCO 발진 주기는 T(C=1)=1/9D이다.
한편, (C)에서 본 발명의 VCO 출력인 Vnor 파형은 Vz 및 Vd1이 논리레벨 로우로 변하는 시점으로부터 D 시간 지연후에 논리레벨 하이로 변한다. C=0.5인 경우, 혼합 및 반전기의 입력이 Vx와 Vy를 각각 0.5 가중치(weighting)로 선택하기 때문에 혼합 및 반전기의 출력인 Vz는 Vx 및 Vy가 논리레벨 하이로 변한 시점으로부터 D 시간 지연후에 논리레벨 하이로 변하게 된다. Vz 및 Vd1이 논리레벨 하이로 변한 시점으로부터 D 시간 지연후에 Vnor은 논리레벨 로우로 변하게 된다. Vnor이 로우로 변한 시점으로부터 D시간 지연 후에 Vnor 파형은 논리레벨이 하이로 변하여 VCO 발진 주파수의 한 주기를 만들게 된다. 따라서, C=0.5인 경우, VCO 발진 주기는 T(C=0.5)=1/8D이다.
전술한 바와 같이, C가 0에서부터 1까지 변화할 때 본 발명의 VCO는 이에 따라서 발진 주파수가 변화하게 된다.
따라서, 본 발명은, 종래의 링 전압 제어 발진기를 대체하여 사용할 수가 있으며 발진 주기를 구성하는 논리레벨 하이의 펄스폭과 논리레벨 로우의 펄스폭중에 논리 레벨 하이 또는 논리레벨 로우의 펄스폭만을 제어함으로써 VCO 이득을 종래의 것보다 반으로 줄일 수 있고, VCO에 간단한 조합 논리 회로를 이용함으로써 VCO를 논리적으로 제어할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

Claims (9)

  1. 제어 전압 입력 단자의 전압에 따라 제1입력 단자의 전압과 제2입력 단자의 전압을 혼합 및 선형 결합하여 반전시켜 출력하기 위한 혼합 및 반전 수단; 상기 혼합 및 반전 수단의 출력과 제1지연 수단의 출력을 입력받아 논리적으로 조합하여 출력하기 위한 논리 회로 수단; 상기 논리 회로 수단의 출력을 지연시킨 후에 반전시켜 출력하기 위한 지연 및 반전 수단; 상기 논리 회로 수단의 출력을 지연시킨 후에 상기 논리 회로 수단으로 출력하기 위한 상기 제1지연 수단; 상기 지연 및 반전 수단의 출력을 지연 또는 지연없이 통과시켜서 상기 혼합 및 반전 수단의 제1입력단으로 출력하기 위한 제2지연 수단; 및 상기 지연 및 반전 수단의 출력을 지연시킨 후에 상기 혼합 및 반전 수단의 제2입력단으로 출력하기 위한 제3지연 수단을 포함하는 링 전압 제어 발진기.
  2. 제1항에 있어서, 상기 논리 회로 수단은, 두 입력을 가지는 NOR 게이트로 구성되는 것을 특징으로 하는 링 전압 제어 발진기.
  3. 제1항 또는 제2항에 있어서, 상기 논리 회로 수단의 출력에서 파형의 주기 T=d1+d4+(Cd3)+{(1-C)d2}이며, d1은 상기 제1지연 수단의 지연 시간이고, d2는 상기 제2지연 수단의 지연 시간이며, d3은 상기 제3지연 수단의 지연 시간이고, d4는 상기 지연 및 반전 수단의 지연 시간이고, C는 상기 혼합 및 반전 수단의 제어 전압에 따라 가변하는 변수인 것을 특징으로 하는 링 전압 제어 발진기.
  4. 제1항에 있어서, 상기 논리 회로 수단은, 상기 혼합 및 반전 수단의 출력 및 상기 제1지연 수단의 출력을 입력받아, 두 개의 입력중 먼저 논리레벨 하이(로우)로 천이되는 입력에 따라 논리레벨 로우(하이)로 천이되는 신호를 출력하며, 두 개의 입력중 늦게 논리레벨 로우(하이)로 천이되는 입력에 따라 하이(로우)로 천이되는 신호를 출력하는 것을 특징으로 하는 링 전압 제어 발진기.
  5. 제3항에 있어서, 상기 혼합 및 반전 수단의 출력 전압 Vz=1-{(1-c)Vy(t-D)+CVx(t-D)}이며, 여기서 Vy(t)는 시간에 따라 변하는 상기 혼합 및 반전 수단의 제1입력단 전압이고, Vx(t)는 시간에 따라 변하는 상기 혼합 및 반전 수단의 제2입력단 전압이며, D는 상기 혼합 및 반전 수단의 지연 시간이고, C는 상기 혼합 및 반전 수단의 제어 전압에 따라 가변하는 변수인 것을 특징으로 하는 링 전압 제어 발진기.
  6. 링 전압 제어 발진기의 출력 전압을 제어하기 위한 방법에 있어서, 혼합 및 반전기가 제어 입력 전압에 따라 제2지연기 및 제3지연기의 출력을 입력받아 혼합 및 선형 결합하여 반전시켜 논리 회로로 출력하는 제1단계; 상기 논리 회로가 상기 혼합 및 반전기의 출력 및 제1지연기의 출력을 입력받아 논리적으로 조합하여 출력하는 제2단계; 상기 제1지연기가 상기 논리 회로의 출력을 지연시켜 상기 논리 회로로 출력하는 제3단계; 지연 및 반전기가 상기 지연 및 반전기의 출력을 지연시켜 상기 혼합 및 반전기로 출력하는 제5단계; 및 상기 제3지연기가 상기 지연 및 반전기의 출력을 지연시켜 상기 혼합 및 반전기로 출력하는 제6단계를 포함하는 링 전압 제어 발진기의 출력 전압 제어 방법.
  7. 제6항에 있어서, 상기 제2단계는, 상기 논리 회로가 상기 혼합 및 반전기의 출력 및 상기 제1지연기의 출력을 입력받아, 두 개의 입력중 먼저 논리레벨 하이(로우)로 천이되는 입력에 따라 논리레벨 로우(하이)로 천이되는 신호를 출력하며, 두 개의 입력중 늦게 논리레벨 로우(하이)로 천이되는 입력에 따라 하이(로우)로 천이되는 신호를 출력하는 것을 특징으로 하는 링 전압 제어 방법.
  8. 제6항 또는 제7항에 있어서, 상기 논리 회로의 출력에서 파형의 주기 T=d1+d4+(Cd3)+{(1-C)d2}이며, 여기서 d1은 상기 제1지연기의 지연 시간이고, d2는 상기 제2지연기의 지연 시간이며, d3은 상기 제3지연기의 지연 시간이고, d4는 상기 지연 및 반전 수단의 지연 시간이고, C는 상기 혼합 및 반전 수단의 제어 전압에 따라 가변하는 변수인 것을 특징으로 하는 링 전압 제어 발진기.
  9. 제8항에 있어서, 상기 혼합 및 반전기의 출력 전압 Vz=1-{(1-c)Vy(t-D)+CVx(t-D)}이며, 여기서 Vy(t)는 시간에 따라 변하는 상기 혼합 및 반전기의 제1입력단 전압이고, Vx(t)는 시간에 따라 변하는 상기 혼합 및 반전기의 제2입력단 전압이며, D는 상기 혼합 및 반전 수단의 지연 시간이고, C는 상기 혼합 및 반전기의 제어 전압에 따라 가변하는 변수인 것을 특징으로 하는 링 전압 제어 발진기의 출력 전압 제어 방법.
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