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KR0161410B1 - 낸드형 플래쉬 메모리의 리드전압 인가 방법 - Google Patents

낸드형 플래쉬 메모리의 리드전압 인가 방법 Download PDF

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KR0161410B1 KR1019950014326A KR19950014326A KR0161410B1 KR 0161410 B1 KR0161410 B1 KR 0161410B1 KR 1019950014326 A KR1019950014326 A KR 1019950014326A KR 19950014326 A KR19950014326 A KR 19950014326A KR 0161410 B1 KR0161410 B1 KR 0161410B1
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Abstract

낸드형 플래쉬 메모리의 리드전압 인가 방법에 관하여 기재되어 있다.
이는, 비트라인, 비트라인에 직렬로 연결된 스트링 선택 트랜지스터, 스트링 선택 트랜지스터에 직렬로 연결된 단위 셀들, 단위 셀에 직렬로 연결된 그라운드 선택 트랜지스터 및 그라운드 선택 트랜지스터와 연결된 그라운드 라인을 단위 스트링에 포함하는 낸드형 플래쉬 이이피롬의 리드 동작시, 스트링 선택 트랜지스터의 게이트에 인가되는 전압이 단위 셀의 게이트에 인가되는 전압보다 낮게 공급되는 것을 특징으로 한다.
따라서, 스트링/그라운드 선택 트랜지스터의 게이트 산화막이 받는 불필요한 스트레스를 줄일 수 있어, 소자의 오동작 발생 확률을 줄일 수 있다.

Description

낸드형 플래쉬 메모리의 리드전압 인가 방법
제1도는 일반적인 NAND형 플래쉬 이이피롬의 등가회로도 이다.
제2도는 본 발명의 제1실시예에 의한 NAND형 플래쉬 이이피롬의 등가회로도이다.
제3도는 본 발명의 제2실시예에 의한 NAND형 플래쉬 이이피롬의 등가회로도이다.
제4도는 본 발명의 제3실시예에 의한 NAND형 플래쉬 이이피롬의 등가회로도이다.
본 발명은 반도체 메모리 소자의 구동 방법에 관한 것으로, 특히 낸드(이하, NAND라 칭함)형 플래쉬 메모리의 리드전압 인가 방법에 관한 것이다.
NAND형 플래쉬 메모리는 데이터의 전기적 개서가 가능한 불휘발성 메모리 소자이다. 단위 셀은 플로우팅 게이트와 컨트롤 게이트로 구성되는 스택 게이트, 플로우팅 게이트와 반도체 기판 사이에 100Å 내외의 두께로 형성된 터널 산화막 및 스택 게이트의 양측 반도체 기판에 형성된 소오스/드레인 영역으로 구성된다.
NAND형 플래쉬 메모리는, 하나의 단위 셀을 구성하는 소오스/드레인영역과 또 다른 단위 셀을 구성하는 소오스/드레인영역이 직렬로 연결되어 NAND 구조를 이룬다. 직렬로 연결된 8개-16개의 단위 셀과 비트라인을 전기적으로 연결시키는 선택 스트링 트랜지스터 및 상기한 직렬로 연결된 단위 셀과 그라운드 라인을 전기적으로 연결시키는 선택 그라운드 트랜지스터가 단위 스트링(string)을 구성한다.
제1도는 일반적인 NAND형 플래쉬 이이피롬의 등가회로도로서, 이를 참조하여, NAND형 플래쉬 메모리의 소거(erase), 프로그램(programm), 읽기(read) 동작을 살펴본다.
소거동작
선택된 셀(A로 표시)의 워드라인(W/L4)에 0V를 인가하고, 반도체 기판에 20V정도의 소거 전압을 인가하면, 터널 산화막 양단의 전압차에 의해, 플로우팅 게이트 내에 저장된 전자들이 파울러-노드하임(Fowler-Nordheim) 터널링에 의해 반도체 기판으로 이동되고, 셀의 문턱전압((VTH)은 -3V로 된다.
[프로그램 동작]
선택된 셀의 워드라인에 20V 내외의 프로그램 전압을 인가하고 반도체 기판에 0V를 인가하면, 전자들이 반도체기판에서 플로우팅 게이트내로 주입되어 셀의 문턱전압은 +1V로 된다.
이때, 선택된 셀의 워드라인과 전기적으로 연결되는 비선택된 셀(C로 표시)이 20V의 프로그램 전압에 의해 프로그램되는 것을 방지하기 위하여, 비선택 비트라인에 10V 내외의 전압을 가하고, 상기 전압이 비선택된 셀의 채널에 전달될 수 있도록 스트링 선택 트랜지스터(SSL)와 선택 워드라인 사이의 워드라인(W/L1, W/L2 및 W/L3)에 10V를 동시에 인가시켜, 비선택된 셀의 워드라인 전압(플로우팅 게이트에는 커플링비(coupling ratio)에 의해 12V 내외의 전압이 유도된다)과 반도체 기판의 전압(비선택 비트라인의 전압-패스 트랜지스터들의 문턱전압의 합) 차를 감소시킴으로써 반도체 기판에서 플로우팅 게이트로 전자가 이동되는 것을 방지하였다.
[리드 동작]
소거 및 프로그램된 셀의 문턱전압이 -3V와 +1V를 중심으로 분포하는 것을 이용한다. 선택 비트라인, 비선택된 셀의 워드라인(W/L4를 제외한 워드라인) 및 그라운드 라인에 일정한 전압을 인가하고, 선택될 셀의 워드라인에 0V를 인가한 후, 선택된 셀의 문턱전압에 따라 비트라인 전류 통로를 ON 또는 OFF 시켜 발생되는 비트라인 전위를 센스 증폭기를 통해 감지된다.
상술한 일반적인 NAND형 플래쉬 메모리 소자의 동작 방법은 1990년 VLSI Circuits에 발표된 논문 A 4-Mbit NAND- EEPROM with Tight Programmed Vt Distribution (pp105-106)에 기재되어 있다.
그러나, 스트링 선택 트랜지스터(SSL)의 게이트 산화막은 리드 동작시 인가되는 10V 내외의 전압과 10년 이상의 리드 동작에 따른 스트레스 시간에 의해 퇴화(degradation)되어 진행성 불량을 일으킬 가능성이 높다. 이는 단위 스트링을 공유하는 모든 셀의 오동작을 유발할 수 있다.
따라서, 스트링 선택 트랜지스터의 워드라인 전압과 반도체 기판의 전압차를 감소시켜, 리드 동작에 따른 게이트 산화막의 스트레스를 약화시킴으로써, 메모리 소자의 오동작 발생 확률을 줄이는 것이 필요하다.
본 발명의 목적은 스트링 선택 트랜지스터의 게이트 산화막이 받는 스트레스를 줄일 수 있는 낸드형 플래쉬 메모리의 리드전압 인가 방법을 제공하는데 있다.
본 발명의 다른 목적은 메모리 소자의 오동작 발생 확률을 줄일 수 있는 낸드 플레쉬 메모리의 리드전압 인가 방법을 제공하는데 있다.
상기 목적들을 달성하기 위한, 본 발명에 의한 낸드형 플래쉬 메모리의 리드전압 인가 방법은, 비트라인, 상기 비트라인에 직렬로 연결된 스트링 선택 트랜지스터, 상기 스트링 선택 트랜지스터에 직렬로 연결된 단위 셀들, 상기 단위 셀에 직렬로 연결된 그라운드 선택 트랜지스터 및 상기 그라운드 선택 트랜지스터와 연결된 그라운드 라인을 단위 스트링에 포함하는 낸드형 플래쉬 이이피룸의 리드 동작시, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압이 단위 셀의 게이트에 인가되는 전압 보다 낮게 공급되는 것을 특징으로 한다.
본 발명의 일 실시예에 의한 리드전압 인가 방법에 있어서, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압은 전원 전압(Vcc) 보다 낮게 공급되고, 단위 셀의 게이트에 인가되는 전압은 전원 전압인 것이 바람직하다.
본 발명의 다른 실시예에 의한 리드전압 인가 방법에 있어서, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압은 전원 전압이고, 단위 셀의 게이트에 인가되는 전압은 전원 전압 보다 높게 공급되는 것이 바람직하다.
본 발명의 제3실시예에 의한 리드전압 인가 방법에 있어서, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압은, 상기 스트링 선택 트랜지스터의 게이트에 연결되는 하나 이상의 트랜지스터들의 문턱전압에 의해, 상기 단위 셀의 게이트에 인가되는 전압 보다 낮게 공급되는 것이 바람직하다.
본 발명의 제4실시예에 의한 리드전압 인가 방법에 있어서, 상기 스트링 선택 트랜지스터의 게이트의 저항을 상기 단위 셀의 게이트의 저항보다 높게되도록 조절함으로써, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압이 상기 단위 셀의 게이트에 인가되는 전압 보다 낮게 공급하는 것이 바람직하다.
따라서, 리드 동작 시, 스트링 선택 트랜지스터의 게이트 산화막이 받는 스트레스를 줄일 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
리드 동작시, 스트링 선택 트랜지스터의 게이트에 인가되는 전압을 셀의 워드라인에 인가되는 전압보다 낮춤으로써, 스트링 선택 트랜지스터의 진행성 불량을 감소시킬 수 있도록 하였다. 즉, 리드 동작시, 셀의 워드라인에 인가되는 전압과 스트링 선택 트랜지스터의 게이트에 인가되는 전압이 일정하기 때문에 받게되는 스트링 선택 트랜지스터의 게이트 산화막의 불필요한 스트레스를 저하시킨다.
이를 좀더 상세하게 설명하면, 스트링 선택 트랜지스터의 문턱전압은 0.5V 내외이고, 셀의 문턱전압은 1V 일 경우, 선택 비트라인에 가해지는 2V 내외의 전압을 선택된 셀의 드레인에 전달시키기 위해서, 스트링 선택 트랜지스터의 게이트에는 2V+(0.5+β)V (β는 바디효과(body effect)에 의한 문턱전압(Vth) 증가요소) 정도의 전압만이 인가되면 충분하지만, 셀의 워드라인에는 {2V+(1+α)V} (α은 보정전압 + 바디효과에 의한 문턱전압 증가요소) 정도의 상당히 높은 전압이 필요하므로, 스트링 선택 트랜지스터의 게이트에 필요한 전압과 셀의 워드라인에 필요한 전압의 차이는 크다. 특히 셀의 문턱전압이 2V를 넘어갈 경우, 셀의 워드라인에 인가되는 전압은 더욱 커지므로, 스트링 선택 트랜지스터의 게이트에 필요한 인가전압과의 차이는 더욱 커진다.
따라서, 본 발명에서는 스트링 선택 트랜지스터의 게이트에 인가되는 전압과 셀의 워드라인에 인가되는 전압을 다르게 하여, 리드 동작시, 스트링 선택 트랜지스터의 게이트 산화막이 받게되는 불필요한 스트레스를 저하시킨다.
[제1실시예]
제2도는 본 발명의 제1실시예에 의한 NAND형 플래쉬 이이피롬의 등가회로이다.
스트링 선택 트랜지스터(SSL)와 직렬로 연결된 단위 셀(WL/1, W/L2, ...W/L15, W/L16)들, 상기 단위 셀들과 직렬로 연결된 그라운드 선택 트랜지스터(GSL), 상기 스트링 선택 트랜지스터의 드레인에 연결된 비트라인, 및 상기 그라운드 선택 트랜지스터의 소오스에 연결된 그라운드 라인이 하나의 스트링을 구성하고, 이러한 스트링이 메모리 셀 영역에 걸쳐 병렬로 연결되어 있다.
리드 동작시, 선택 비트라인(B/L1)에는 2V의 전압이 인가되고, 비선택 비트라인(B/L2)에는 0V의 전압이 인가된다. 스트링/그라운드 선택 트랜지스터의 게이트에는 전원전압(Vcc)이 인가되고, 선택되지 않은 셀의 워드라인(W/L4를 제외한 모든 워드라인)에는 전원전압+α의 전압이 인가된다. 선택된 셀(A로 표시)의 워드라인에는 0V가 인가된다.
따라서, 스트링/그라운드 선택 트랜지스터의 게이트에 인가되는 전압을 셀의 워드라인에 인가되는 전압보다 낮게함으로써, 스트링/그라운드 선택 트랜지스터의 게이트 산화막이 받는 스트레스를 저하시킬 수 있다.
[제2실시예]
제3도는 본 발명의 제2실시예에 의한 NAND형 플래쉬 이이피롬의 등가회로도이다.
리드 동작시, 스트링/그라운드 선택 트랜지스터의 게이트에는 전원전압-α의전압이 인가되고, 선택되지 않은 셀의 워드라인에는 전원전압이 인가된다.
[제3실시예]
제4도는 본 발명의 제3실시예에 의한 NAND형 플래쉬 이이피롬의 등가회로도이다.
스트링/그라운드 선택 트랜지스터의 게이트에 일반적인 트랜지스터(B로 표시)를 연결하여, 상기 일반적인 트랜지스터의 문턱전압 만큼 스트링/그라운드 선택 트랜지스터의 게이트에 인가되는 전압을 저하시켰다. 이때, 스트링/그라운드 선택 트랜지스터의 게이트에 연결되는 트랜지스터의 수에 비례하여 인가되는 전압의 크기를 줄일 수있다. 상기 제4도에 있어서, VREAD는 리드 전압을 의미한다.
[제4실시예]
스트링/그라운드 선택 트랜지스터의 게이트의 저항을 셀의 워드라인의 저항 보다 크게함으로써, 동일한 전압이 스트링/그라운드 선택 트랜지스터의 게이트와 셀의 워드라인에 인가되더라도, 실질적으로 스트링/그라운드 선택 트랜지스터의 게이트 산화막이 받는 스트레스가 저하되도록 하였다.
본 발명에 의한 NAND형 플래쉬 메모리의 리드전압 인가 방법에 의하면, 스트링/그라운드 선택 트랜지스터의 게이트에 인가되는 전압을 셀의 워드라인에 인가되는 전압보다 낮춤으로써 스트링/그라운드 선택 트랜지스터의 게이트 산화막이 받는 불필요한 스트레스를 줄일수 있어, 소자의 오동작 발생 확률을 줄일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (5)

  1. 비트라인, 상기 비트라인 직렬로 연결된 스트링 선택 트랜지스터, 상기 스트링 선택 트랜지스터에 직렬로 연결된 단위 셀들, 상기 단위 셀에 직렬로 연결된 그라운드 선택 트랜지스터 및 상기 그라운드 선택 트랜지스터와 연결된 그라운드 라인을 단위 스트링에 포함하는 낸드형 플래쉬 이이피롬의 리드 동작시, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압이 단위 셀의 게이트에 인가되는 전압보다 낮게 공급되는 것을 특징으로 하는 낸드형 플래쉬 메모리의 리드전압 인가 방법.
  2. 제1항에 있어서, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압은 전원 전압(Vcc) 보다 낮게 공급되고, 단위 셀의 게이트에 인가되는 전압은 전원 전압인 것을 특징으로 하는 낸드형 플래쉬 메모리의 리드전압 인가 방법.
  3. 제1항에 있어서, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압은 전원 전압이고, 단위 셀의 게이트에 인가되는 전압은 전원 전압 보다 높게 공급되는 것을 특징으로 하는 낸드형 플래쉬 메모리의 리드전압 인가 방법.
  4. 제1항에 있어서, 상기 스트링 선택 트랜지스터 게이트에 인가되는 전압은, 상기 스트링 선택 트랜지스터의 게이트에 연결되는 하나 이상의 트랜지스터들의 문턱전압에 의해, 상기 단위 셀의 게이트에 인가되는 전압 보다 낮게 공급되는 것을 특징으로 하는 낸드형 플래쉬 메모리의 리드전압 인가 방법.
  5. 제1항에 있어서, 상기 스트링 선택 트랜지스터의 게이트의 저항을 상기 단위 셀의 게이트의 저항 보다 높게되도록 조절함으로써, 상기 스트링 선택 트랜지스터의 게이트에 인가되는 전압이 상기 단위 셀의 게이트에 인가되는 전압 보다 낮게 공급하는 것을 특징으로 하는 낸드형 플래쉬 메모리의 리드전압 인가 방법.
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