KR0159019B1 - Capacitor fabrication method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 하부절연층, 실리콘질화막 및 제1절연막을 순차적으로 형성하고 그 상부에 불순물이 도핑된 제1도전층을 형성한 다음, 그 상부에 제2절연막을 형성하고 콘택마스크를 이용하여 상기 제2절연막을 식각한 다음, 상기 제2절연막 식각면에 제3절연막 스페이서를 형성하고 상기 제2,3절연막을 마스크로하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성한 다음, 상기 반도체기판에 접속되는 도핑된 제2도전층을 전체표면상부에 형성하고 전체표면상부에 도핑되지않은 제3도전층을 형성한 다음, 캐패시터마스크를 이용하여 상기 제1절연막이 노출되도록 식각하고 식각선택비 차이를 이용한 습식방법으로 상기 제1도전층의 외측을 일정두께와, 상기 제1,2,3절연막을 식각함으로써 표면적이 증가된 저장전극을 형성한 다음, 후공정에서 전체표면상부에 유전체막과 플레이트전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 기술이다.The present invention relates to a method for forming a capacitor of a semiconductor device, the lower insulating layer, the silicon nitride film and the first insulating film are sequentially formed on the semiconductor substrate, and the first conductive layer doped with impurities is formed on the upper portion of the semiconductor substrate. A second insulating layer is formed on the second insulating layer by using a contact mask, and then a third insulating layer spacer is formed on the second insulating layer etching surface, and the second and third insulating layers are used as a mask. After forming a contact hole exposing the portion, a doped second conductive layer connected to the semiconductor substrate is formed on the entire surface, and an undoped third conductive layer is formed on the entire surface, and then a capacitor mask is used. By etching the first insulating layer to expose the first insulating layer, and by using a wet method using an etching selectivity difference, the outer side of the first conductive layer has a predetermined thickness, and the first, second and third insulating layers By forming a storage electrode having an increased surface area by forming a dielectric layer, a dielectric film and a plate electrode are formed on the entire surface in a later step to form a capacitor having a capacitance sufficient for high integration of the semiconductor device, thereby enabling high integration of the semiconductor device. Accordingly, the technology can improve the reliability of the semiconductor device.
Description
제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성공정을 도시한 단면도.1A to 1D are cross-sectional views showing a capacitor forming process of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
11 : 반도체기판 13 : 하부절연층11: semiconductor substrate 13: lower insulating layer
15 : 실리콘질화막 17 : 제1산화막15 silicon nitride film 17 first oxide film
19 : 제1다결정실리콘막 21 : 제2산화막19: first polycrystalline silicon film 21: second oxide film
23 : 제1감광막패턴 25 : 제3산화막23: first photosensitive film pattern 25: third oxide film
27 : 콘택홀 29 : 제2다결정실리콘막27 contact hole 29 second polysilicon film
31 : 제3다결정실리콘막 33 : 제2감광막패턴31 third polysilicon film 33 second photosensitive film pattern
35 : 제4다결정실리콘막 37 : 유전체막35 fourth polysilicon film 37 dielectric film
39 : 플레이트전극39: plate electrode
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 콘택마스크 및 캐패시터마스크를 이용한 식각공정과 식각선택비 차이를 이용한 식각공정을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device, and in particular, to form a storage electrode having an increased surface area by using an etching process using a contact mask and a capacitor mask and an etching process using an etching selectivity difference. The present invention relates to a technique for forming a capacitor capable of securing a capacitance sufficient for high integration of a semiconductor device by forming a plate electrode.
디램이 고집적화가 되어감에 따라 셀의 면적은 급격하게 축소되고, 셀 면적의 축소에도 불구하고 소자동작에 필요한 셀당 일정용량 이상의 캐패시터 용량을 확보해야 하는 필요성이 발생된다.As DRAMs become highly integrated, the area of a cell is drastically reduced, and despite the reduction in cell area, there is a necessity to secure a capacitor capacity of a certain capacity per cell required for device operation.
반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.Since the semiconductor device is highly integrated and the cell size is reduced, it is difficult to sufficiently secure a capacitance proportional to the surface area of the storage electrode.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor, which occupies a large area on a chip, which is an important factor for high integration of the DRAM device.
그래서, (Eo X Er X A)/T(단, 상기 Eo는 진공유전율, 상기 Er은 유전막의 유전율, 상기 A는 캐패시터의 면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량 C를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.Therefore, the capacitance C of the capacitor represented by (Eo X Er XA) / T (wherein Eo is the dielectric constant of the dielectric, Er is the dielectric constant of the dielectric film, A is the area of the capacitor and T is the thickness of the dielectric film) is increased. In order to achieve this, a material having a high dielectric constant was used as the dielectric film, a thin dielectric film was formed, or the surface area of the capacitor was increased.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.However, these methods all have their problems.
즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다.That is, the dielectric material having a high dielectric constant, such as Ta 2 O 5 , TiO 2 or SrTiO 3 , has not been confirmed with reliability and thin film characteristics.
그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.Therefore, it is difficult to apply to the actual device. In addition, reducing the thickness of the dielectric film seriously affects the reliability of the capacitor because the dielectric film is destroyed during operation of the device.
또한, 캐패시터의 표면적을 증가시키기 위하여, 하부절연층이 형성된 반도체기판에 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 구조의 캐패시터를 형성하였다. 그러나, 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 없는 현상이 발생하여 반도체소자의 고집적화를 어렵게 하고 그에 따른 반도체소자의 신뢰성을 저하시키는 문제점이 있다.In addition, in order to increase the surface area of the capacitor, a contact hole was formed in a semiconductor substrate on which a lower insulating layer was formed, and a capacitor having a structure connected to the semiconductor substrate through the contact hole was formed. However, there is a problem in that it is difficult to secure a sufficient capacitance for high integration of the semiconductor device, making it difficult to integrate the semiconductor device and thereby lowering the reliability of the semiconductor device.
따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 마스크를 이용한 건식 및 습식방법의 식각공정을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있어 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the problems of the related art, the semiconductor is formed by forming a storage electrode having an increased surface area using an etching process of a dry and wet method using a mask and sequentially forming a dielectric film and a plate electrode in a later process. It is an object of the present invention to provide a method for forming a capacitor of a semiconductor device capable of securing a sufficient capacitance for high integration of the device, thereby enabling high integration of the semiconductor device, and thus improving the reliability of the semiconductor device.
이상의 목적을 달성하기 위한 본 발명인 반도체소자의 캐패시터 형성방법의 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 실리콘질화막을 형성하는 공정과, 상기 실리콘질화막 상부에 제1절연막을 형성하는 공정과, 상기 제1절연막 상부에 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 제2절연막을 형성하는 공정과, 콘택마스크를 이용하여 상기 제2절연막을 식각하는 공정과, 상기 제2절연막의 식각면에 제3절연막 스페이서를 형성하는 공정과, 상기 제2절연막과 제3절연막을 마스크로하여 상기 반도체기판의 예정된 부분이 노출되도록 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제2도전층을 형성하는 공정과, 전체표면상부에 제3도전층을 형성하는 공정과, 캐패시터마스크를 이용하여 상기 제1절연막을 노출시키는 식각하는 공정과, 상기 캐패시터마스크를 이용한 식각공정으로 형성된 식각면에 제4도전층 스페이서를 형성하는 공정과, 습식방법으로 상기 제1도전층을 일정부분 노출시키는 공정과, 상기 노출된 제1도전층을 식각하여 상기 제2절연막을 노출시키는 공정과, 상기 노출된 제1,2,3절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는데 있다.Features of a capacitor forming method of a semiconductor device according to the present invention for achieving the above object is a step of forming a lower insulating layer on the semiconductor substrate, a step of forming a silicon nitride film on the lower insulating layer, and on the silicon nitride film Forming a first insulating film, forming a first conductive layer over the first insulating film, forming a second insulating film over the first conductive layer, and using a contact mask Forming a third insulating film spacer on the etching surface of the second insulating film; forming a contact hole to expose a predetermined portion of the semiconductor substrate using the second insulating film and the third insulating film as a mask; Forming a second conductive layer connected to the predetermined portion through the contact hole, forming a third conductive layer over the entire surface, and a capacitor Etching to expose the first insulating layer using a screw; forming a fourth conductive layer spacer on an etching surface formed by an etching process using the capacitor mask; and forming a portion of the first conductive layer by a wet method. Exposing the second insulating layer by etching the exposed first conductive layer; and removing the exposed first, second and third insulating layers to form a storage electrode having an increased surface area. It is.
또한, 상기 하부절연층은 비.피.에스.지.(BPSG:Boro Phospho Silicate Glass, 이하에서 BPSG라 함)와 같이 유동성을 갖는 물질로 형성되는 것과, 상기 하부절연층과 제1,2절연막은 화학기상증착(CVD:Chemical Vapor Deposition, 이하에서 CVD라 함)방법으로 형성되는 것과, 상기 제3절연막은 저온화학기상증착(LTCVD:Low Temperature CVD, 이하에서 LTCVD라 함)방법으로 형성되는 것과, 상기 제1,2,3절연막은 불순물이 도핑된 것과, 상기 제1,2,3절연막은 불순물이 도핑되지않은 것과, 상기 제1,2도전층은 불순물이 도핑된 것과, 상기 제2,3도전층은 동일장치 내에서 연속적으로 형성된 것과, 상기 제3,4도전층은 불순물이 도핑되지않은 것과, 상기 캐패시터마스크를 이용한 식각공정은 상기 제1절연막을 식각장벽으로 하여 실시된 것과, 상기 습식방법은 상기 제3,4도전층 및 실리콘질화막과의 식각선택비차이를 이용하여 실시된 것과, 상기 제1도전층 식각공정은 실리콘질화막, 제3,4도전층 및 제1산화막과의 식각선택비 차이를 이용한 습식방법으로 실시된 것과, 상기 제1,2,3절연막 제거공정은 상기 제1,2,3,4도전층 및 실리콘질화막과의 식각선택비 차이를 이용한 식각공정으로 실시된 것과, 상기 제3,4도전층은 후공정에서 실시되는 열공정으로 상기 제1,2도전층의 불순물이 확산되어 도핑되는 것이다.In addition, the lower insulating layer is formed of a material having fluidity such as BSG PB (Boro Phospho Silicate Glass, hereinafter referred to as BPSG), and the lower insulating layer and the first and second insulating layers Is formed by a chemical vapor deposition (CVD: CVD) method, the third insulating film is formed by a low temperature chemical vapor deposition (LTCVD: Low Temperature CVD, hereinafter LTCVD) method The first, second and third insulating layers may be doped with impurities, the first, second and third insulating layers may be doped with impurities, and the first and second conductive layers may be doped with impurities. The three conductive layers are formed continuously in the same device, the third and fourth conductive layers are not doped with impurities, and the etching process using the capacitor mask is performed by using the first insulating layer as an etching barrier. In the wet method, the third and fourth conductive layers and the silicon nitride film The first conductive layer etching process may be performed by using a selection ratio difference, and the first conductive layer etching process may be performed by a wet method using a difference in etching selectivity between the silicon nitride film, the third and fourth conductive layers, and the first oxide film. 2,3 insulating film removal process is performed by the etching process using the difference in the etching selectivity between the first, second, third, fourth conductive layer and the silicon nitride film, the third, fourth conductive layer is performed in a later step In the thermal process, impurities of the first and second conductive layers are diffused and doped.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성공정을 도시한 단면도이다.1A to 1D are cross-sectional views showing a capacitor forming process of a semiconductor device according to an embodiment of the present invention.
제1a도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 BPSG와 같이 유동성이 우수한 절연물질로 형성된 것이다. 그리고, 상기 반도체기판(11)의 비활성영역에 소자분리절연막(도시안됨)이 형성되고, 상기 반도체기판(11)의 활성영역에 게이트전극(도시안됨) 및 불순물 확산영역(도시안됨)이 형성된 것이다. 그 다음에, 상기 하부절연층(13) 상부에 실리콘질화막(15)을 일정두께 형성한다. 그리고, 상기 실리콘질화막(15) 상부에 제1산화막(17)을 일정두께 형성한다. 그리고, 상기 제1산화막(17) 상부에 도핑된 제1다결정실리콘막(19)을 일정두께 형성한다. 그리고, 상기 제1다결정실리콘막(19)상부에 제2산화막(21)을 일정두께 형성한다. 그리고, 상기 제2산화막(21)상부에 제1감광막패턴(23)을 형성한다. 이때, 상기 제1감광막패턴(23)은 캐패시터 콘택마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.Referring to FIG. 1A, a lower insulating layer 13 is formed on the semiconductor substrate 11. In this case, the lower insulating layer 13 is formed of an insulating material having excellent fluidity, such as BPSG. In addition, an isolation layer (not shown) is formed in an inactive region of the semiconductor substrate 11, and a gate electrode (not shown) and an impurity diffusion region (not shown) are formed in an active region of the semiconductor substrate 11. . Next, a silicon nitride film 15 is formed on the lower insulating layer 13 to have a predetermined thickness. A first oxide film 17 is formed on the silicon nitride film 15 at a predetermined thickness. A first polycrystalline silicon film 19 doped on the first oxide film 17 is formed to have a predetermined thickness. A second oxide film 21 is formed on the first polycrystalline silicon film 19 at a predetermined thickness. In addition, a first photoresist layer pattern 23 is formed on the second oxide layer 21. In this case, the first photoresist layer pattern 23 is formed by an etching process using a capacitor contact mask (not shown).
여기서, 상기 하부절연층(13), 제1산화막(17) 및 제2산화막(21)은 CVD방법으로 불순물이 도핑된 것이다. 또는, 불순물이 도핑되지 않은 것이다.The lower insulating layer 13, the first oxide layer 17, and the second oxide layer 21 may be doped with impurities by a CVD method. Alternatively, the impurities are not doped.
제1b도를 참조하면, 상기 제1감광막패턴(23)을 마스크로하여 상기 제2산화막(21)을 식각한다. 이때, 상기 제1다결정실리콘막(19)을 식각장벽으로 하여 실시된 것이다. 그 다음에, 상기 식각된 제2산화막(21) 측벽에 제3산화막(25) 스페이서를 형성한다. 이때, 상기 제3산화막(25)은 LTCVD 방법으로 형성된 것이다. 그 다음에, 상기 제2산화막(21)과 제3산화막(25)을 마스크로하여 상기 제1다결정실리콘막(19), 제1산화막(17), 실리콘질화막(15) 및 하부절연층(13)을 순차적으로 식각함으로써 상기 반도체기판(11)의 불순물 확산영역을 노출시키는 콘택홀(27)을 형성한다. 그리고, 상기 콘택홀(27)을 통하여 상기 불순물 확산영역에 접속되도록 불순물이 도핑된 제2다결정실리콘막(29)을 형성한다. 그리고, 상기 제2다결정실리콘막(29) 상부에 불순물이 도핑되지않은 제3다결정 실리콘막(31)을 일정두께 증착한다. 그리고, 상기 제3다결정실리콘막(31) 상부에 제2감광막패턴(33)을 형성한다. 이때, 상기 제2감광막패턴(33)은 캐패시터마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.Referring to FIG. 1B, the second oxide film 21 is etched using the first photoresist pattern 23 as a mask. In this case, the first polysilicon layer 19 is used as an etch barrier. Next, a third oxide layer 25 spacer is formed on the sidewall of the etched second oxide layer 21. At this time, the third oxide film 25 is formed by the LTCVD method. Next, the first polycrystalline silicon film 19, the first oxide film 17, the silicon nitride film 15, and the lower insulating layer 13 using the second oxide film 21 and the third oxide film 25 as a mask. ) Is sequentially etched to form a contact hole 27 exposing the impurity diffusion region of the semiconductor substrate 11. A second polysilicon layer 29 doped with impurities is formed to be connected to the impurity diffusion region through the contact hole 27. A third thickness of the third polycrystalline silicon film 31 that is not doped with impurities is deposited on the second polysilicon film 29. A second photoresist layer pattern 33 is formed on the third polysilicon layer 31. In this case, the second photoresist pattern 33 is formed by an etching process using a capacitor mask (not shown).
여기서, 상기 제2,3다결정실리콘막(29,31)은 동일장치내에서 연속적으로 형성된 것이다.Here, the second and third polycrystalline silicon films 29 and 31 are formed continuously in the same device.
제1c도를 참조하면, 상기 제2감광막패턴(33)을 마스크로하여 상기 제3,2다결정실리콘막(31,29), 제2산화막(21) 및 제1다결정실리콘막(19)을 순차적으로 식각한다. 이때, 상기 제1산화막(17)이 식각장벽으로 사용된 것이다. 그 다음에, 상기 제2감광막패턴(33)을 제거한다. 그리고, 상기 식각된 제3,2다결정실리콘막(31,29), 제2산화막(21) 및 제1다결정실리콘막(19)의 식각면에 불순물이 도핑되지 않은 제4다결정실리콘막(35) 스페이서를 형성한다. 그 다음에, 상기 제3,4다결정실리콘막(31,35) 및 실리콘질화막(15)와의 식각선택비 차이를 이용한 습식방법으로 상기 제1산화막(17)을 식각한다. 이때, 상기 습식식각공정은 상기 제1다결정실리콘막(19)이 노출될 수 있도록 실시된 것이다.Referring to FIG. 1C, the third and second polysilicon layers 31 and 29, the second oxide layer 21, and the first polysilicon layer 19 are sequentially formed using the second photoresist pattern 33 as a mask. Etch to In this case, the first oxide layer 17 is used as an etching barrier. Next, the second photoresist pattern 33 is removed. The fourth polycrystalline silicon film 35 in which impurities are not doped in the etching surfaces of the etched third and second polysilicon films 31 and 29, the second oxide film 21, and the first polycrystalline silicon film 19 are formed. Form a spacer. Next, the first oxide layer 17 is etched by a wet method using a difference in etching selectivity between the third and fourth polysilicon layers 31 and 35 and the silicon nitride layer 15. In this case, the wet etching process is performed to expose the first polycrystalline silicon film 19.
제1d도를 참조하면, 상기 제1다결정실리콘막(19)의 노출된 부분을 습식방법으로 식각하여 상기 제2산화막(21)을 노출시킨다. 이때, 상기습식방법은 상기 도핑되지않은 제3,4다결정실리콘막(31,35), 제1산화막(17) 및 실리콘질화막(15)과의 식각선택비 차이를 이용한 것이다. 그 다음에, 상기 다결정실리콘막(19,29,31,35) 및 실리콘질화막(15)과 상기 제1,2,3산화막(17,21,25)의 식각선택비 차이를 이용한 식각공정으로 상기 제1,2,3산화막(17,21,25)을 식각함으로써 표면적이 증가된 저장전극을 형성한다. 그 다음에, 전체표면상부에 유전체막(37)과 플레이트전극(39)을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다. 이때, 상기 유전체막(37)은 NO 또는 ONO구조의 복합구조로 형성된 것이다. 그리고, 상기 플레이트전극(39)은 다결정실리콘, 폴리사이드 또는 이와 유사한 특성을 갖는 전도물질로 형성된 것이다.Referring to FIG. 1D, the exposed portion of the first polysilicon layer 19 is etched by a wet method to expose the second oxide layer 21. In this case, the wet method utilizes an etching selectivity difference between the undoped third and fourth polycrystalline silicon layers 31 and 35, the first oxide layer 17, and the silicon nitride layer 15. Subsequently, the etching process using the etching selectivity difference between the polysilicon films 19, 29, 31, 35 and the silicon nitride film 15 and the first, second, and trioxide oxide films 17, 21, and 25 is performed. The first, second and third oxide films 17, 21 and 25 are etched to form storage electrodes having an increased surface area. Subsequently, the dielectric film 37 and the plate electrode 39 are sequentially formed over the entire surface to form a capacitor capable of ensuring a capacitance sufficient for high integration of the semiconductor device. At this time, the dielectric film 37 is formed of a complex structure of NO or ONO structure. The plate electrode 39 is formed of a conductive material having polycrystalline silicon, polyside, or similar characteristics.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 식각선택비 차이를 이용한 식각공정을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 잇점이 있다.As described above, in the method of forming a capacitor of a semiconductor device according to the present invention, a storage electrode having an increased surface area is formed by an etching process using an etching selectivity difference, and a dielectric film and a plate electrode are sequentially formed in a later process. A capacitor having a capacitance sufficient for high integration of a semiconductor device is formed to enable high integration of the semiconductor device, thereby improving the reliability of the semiconductor device.
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