[go: up one dir, main page]

KR0157889B1 - 선택적 구리 증착방법 - Google Patents

선택적 구리 증착방법 Download PDF

Info

Publication number
KR0157889B1
KR0157889B1 KR1019950021856A KR19950021856A KR0157889B1 KR 0157889 B1 KR0157889 B1 KR 0157889B1 KR 1019950021856 A KR1019950021856 A KR 1019950021856A KR 19950021856 A KR19950021856 A KR 19950021856A KR 0157889 B1 KR0157889 B1 KR 0157889B1
Authority
KR
South Korea
Prior art keywords
copper
barrier metal
metal pattern
wafer
pattern
Prior art date
Application number
KR1019950021856A
Other languages
English (en)
Other versions
KR970008416A (ko
Inventor
김재정
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950021856A priority Critical patent/KR0157889B1/ko
Priority to JP8000925A priority patent/JP2821869B2/ja
Publication of KR970008416A publication Critical patent/KR970008416A/ko
Priority to US08/887,652 priority patent/US5985125A/en
Application granted granted Critical
Publication of KR0157889B1 publication Critical patent/KR0157889B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명은 선택적(selective) 구리 증착방법에 관한 것으로, 웨이퍼 상에 장벽금속 패턴을 형성하는 공정 및; 전기화학증착법에 의해 상기 장벽금속 패턴 상에 구리를 증착하는 공정을 구비하여 소자제조를 완료함으로써, 1) 증착되는 구리막질 내에 탄소가 포함되지 않아 저항치가 1.7μΩ.㎝인 순수구리를 얻을 수 있으며, 2) 먼저 웨이퍼 상에 장벽금속 패턴을 형성한 뒤, 상기 패턴 상에만 선택적으로 구리를 증착하므로 구리막의 식각 공정이 따로 필요하지 않게 되어 공정단순화를 가할 수 있을 뿐 아니라 식각 공정시 야기되던 공정 상의 어려움을 제거할 수 있게 되고, 또한 3) 전해액에 HF를 첨가할 경우, 세척(cleaning) 공정 없이 바로 선택적으로 구리를 증착할 수 있어 공정을 더욱 단순화할 수 있게 된다.

Description

선택적 구리 증착방법
제1(a)도 내지 제1(d)도는 종래 기술로서, 다마신 공정(damascene process)에 의한 구리 증착방법을 도시한 공정수순도.
제2(a)도 내지 제2(d)도는 본 발명으로서, 선택적 구리 증착법에 의한 반도체 소자 형성방법을 도시한 공정수순도.
제3도는 본 발명으로서, 전기화학적증착법에 의해 선택적으로 구리를 증착하는 방법을 도시한 개략도.
* 도면의 주요부분에 대한 부호의 설명
10 : 웨이퍼 12, 12' : 장벽금속
14 : 감광막 패턴 16 : 구리
18 : IMD(intermetallic dielectric deposition)막
a : 테플론 또는 석영 용기 b : 캐소드
c : 레퍼런스 전극 d : 애노드(구리판)
e : 전위차계(전원) f : 전해액
본 발명은 반도체 소자의 구리 증착법에 관한 것으로, 특히 전기화학적증착(electrochemical deposition)법을 이용한 선택적 구리 증착법에 관한 것이다.
ULSI 소자에 사용되고 있는 금속배선으로는 일렉트로마이그레이션(electromigration;이하, EM이라 한다) 특성이 우수한 텅스텐이나 전기저항이 상대적으로 낮은 알루미늄이 그 주류를 이루고 있으나, 이 두 종류의 금속배선은 1기가 DRAM 급에서 요구하는 EM 및 전기저항을 만족시킬 수 없으므로 그 대체 금속으로서 구리에 대한 연구가 활발히 진행되고 있다.
그러나 상기 구리를 이용한 배선은 증착시 사용될 프리커서(precursor)나, 그 증착법, 막질 및, 패턴형성 방법 등이 아직 명확히 결정되어 있지 못한 상태이다.
현재 나와있는 구리 증착법으로서 가장 대표적인 것은 금속유기화학 증착법(metal-organic chemical vapor deposition:이하, MOCVD라 한다)이며, 프리커서로는 AcAc(acetylaceton R=R'=CH3), hfac(1,1,1,5,5,5, hexafluoro-acetylaceton R=R'=CF3) 및, tfac(trifluoroacetylaceton R=CF3, R'=CH3)로 대표되는 오르가노-금속(organo-metal)이 사용된다.
그러나, MOCVD에 의한 블랭킷 증착(blanket deposition) 또한 막질 및 후속 패턴 형성에 대한 미해결 과제가 산재해 있는 상태이다.
패턴 형성에 있어서는, 미국 IBM사가 개발한 다마신 공정(damascene process)이 그 해결방안 중의 하나인데, 상기 기술을 제1(a)도 및 제1(d)도에 도시된 공정수순도를 참조하여 살펴보면 다음과 같다.
먼저, 제1(a)도에 도시된 바와 같이 웨이퍼(1) 상에 IMD(inter metallic dielectric)(2)인 절연막을 증착하고, 감광막 패턴(3)을 마스크로 한 사진식각공정으로 상기 절연막을 서로 이격되도록 식각처리하여 제1(b)도에 도시된 형태의 패턴을 형성한 후 상기 감광막 패턴(3)을 제거한다.
그후 제1(c)도에 도시된 바와 같이 상기 절연막 패턴이 형성된 웨이퍼(1) 전면에 화학기상증착법(CVD)에 의한 블랭킷 증착으로 구리(4)를 증착하고, 화학적물리적평탄화(chemical mechanical polishing:이하, CMP라 한다) 공정을 거쳐 제1(d)도에 도시된 바와 같이 절연막과 구리막(4')이 연속 교번되는 구조를 갖는 배선을 형성한다.
상기 기술은 구리 프리커서로부터 리액턴트(reactant)가 챔버내로 입사될 때 열 에너지(thermal energe)에 의해 구리가 프리커서로부터 떨어져 나오게 되고, 떨어져 나온 상기 구리가 챔버 내의 웨이퍼(1)에 블랭킷 증착되는 원리를 이용한 것이다.
그러나, 이와 같이 MOCVD 증착법에의해 제조된 구리막은 열 에너지를 이용한 프리커서 내의 구리원자 증착이 기본 원리인 만큼 상기 프리커서 내에 함유되어 있는 탄소 결합(bond)의 깨어짐(breaking) 및 그에 따른 구리 내로의 오염이 불가피하여 증착된 구리막으로부터 순수 구리의 저항인 1.7μΩ.㎝을 얻기 불가능하게 된다.
또한 구리를 증착한 후 이를 식각하여 소정 패턴을 형성하는 공정 진행시, 상기 구리는 그 기본 식각액(base etchant)인 BCl3나 Cl2와 반응하여 CuCl2를 생성물(product)로 생성하게 되는데, 상기 CuCl2는 그 특성상 200℃ 이상의 온도에서 승화(sublimation)가 일어나므로 원하는 소정의 구리 패턴을 얻기 위해서는 적어도 웨이퍼 온도를 200℃ 이상으로 올려주어야 하는 어려움이 따르며, 특히 ULSI와 같이 극히 조밀하며 상대적으로 험한 토폴로지(topology)를 갖는 집적화된 소자에서는 상기 기술을 적용하기가 더욱 어려워 구리 증착방법이 반도체 소자 형성 공정에 심각한 문제로 대두되고 있다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 유기금속 프리커서를 이용한 공정 대신 전기화학적방법에 의해 선택적으로 구리를 증착함으로써, 증착과 동시에 패턴을 형성할 수 있어 공정 단순화를 기할 수 있을 뿐 아니라 구리막의 막질 특성을 향상시킨 선택적 구리 증착방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 선택적 구리 증착방법은 웨이퍼 상에 장벽금속 패턴을 형성하는 공정 및; 전기화학증착법에 의해 상기 장벽금속 패턴 상에 구리를 증착하는 공정을 구비하여 형성되는 것을 특징으로 한다.
상기 공정 결과, 구리막의 식각 공정 없이도 구리배선을 용이하게 형성할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명이 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 선택적으로 구리를 증착하는 방법으로서, 장벽금속(barrier metal)고 같은 전도체를 먼저 형성한 다음, 상기 전도체 상에만 전기화학증착법으로 구리를 증착하여 증착과 동시에 구리 패턴이 형성되도록 하는데 주안점이 있는 것으로, 이를 제2(a)도 내지 제2(d)도에 도시된 공정수순도를 이용하여 보다 구체적으로 살펴보면 다음과 같다.
먼저, 사진식각공정으로 웨이퍼(10) 내에 콘택을 정의한 후 TiN이나 TiW 등과 같은 장벽금속(12)을 제2(a)도에 도시된 바와 같이 블랭킷 증착하고, 감광막 패턴(14)을 마스크로 사진식각공정을 실시하여 제2(b)도에 도시된 바와 같은 장벽금속 패턴(12')을 형성한다.
그후 상기 장벽금속 패턴(12') 상의 감광막 패턴(14)을 제거하고, 상기 장벽금속 패턴(12')에 구리를 전기화학증착법으로 증착하기 위하여 제3도에 도시된 바와 같이 Cu 전해액(f)이 담긴 용기(a)내에 웨이퍼를 넣은 후 상기 웨이퍼를 크램프(clamp) 같은 것으로 캐소드(b)에 연결한다. 여기서, 용기(a)는 부전도체로서 H2SO4과 같은 산(acid)에 내성이 있는 테플론(teflon) 또는 석영(quartz) 물질을 이용하여 만든 것을 사용한다.
본 발명의 경우, Cu 전해액(f)을 이용하여 구리를 증착하므로, 여기서는 전해액으로 CuSO4에 전도성을 높이기 위하여 H2SO4와 DI(deionized)워터를 첨가한 용액을 사용한다. 이때 애노드(d)는 제3도에서 알 수 있듯이 웨이퍼 보다 면적이 넓은 구리판을 이용하고, 상기 전해액(f) 중 CuSO4는 10㏖ 이하의 농도를 가지도록 형성한다.
한편, 상기 전해액(f)에 HF를 첨가할 경우에는 프리-금속 세척(pre-metal cleaning) 공정 없이 바로 선택적으로 구리를 층작할 수 있는 잇점을 가진다.
이후, 웨이퍼를 연결한 캐소드(b)에는 (-)전하를 인가하고, 구리판을 연결한 애노드(d)에는 (+)전하를 인가한다.
그 결과, H2SO4+ CuSO4+ DI 워터로 구성되어 있는 전해액(f)으로부터 Cu2+또는 Cu+가 전기적 드리프트(drift) 및 확산(diffusion)되어 웨이퍼 상의 장벽금속 패턴 위에서 아래에 제시된 식(Ⅰ) 또는 (2)에 제시된 바와 같은 반응을 거쳐 구리가 형성된다.
Cu2++ 2e ⇒ Cu (1)
Cu++ e ⇒ Cu (2)
이때, 증착되는 Cu의 정확한 양을 측정하기 위하여 상기 도면에 제시된 레퍼런스 전극(reference electride)(c)을 사용하여 전하량을 제어하고, 애노드(d)는 전해액 속의 Cu 이온이 반응이 진행됨에 따라 줄어드는 현상을 억제하기 위하여 구리판(copper plate)으로 만들어 Cu ⇒ Cu2++ 2e 또는 Cu ⇒ Cu++ e와 같은 반응을 통하여 애노드에서 전해액(electrolyte)으로 용해되어 들어가도록 해준다.
또한, 상기 캐소드(b)에 인가되는 음전하는 레퍼런스 전극(c)에 대해 -10V 이하의 전원이 공급되도록 하기 위하여 애노드에 공급된 전원의 절대치에서 캐소드에 공급된 전원의 절대치를 뺀 값이 10V 이하의 값을 가지도록 전원을 공급해 주어야 한다.
상기 원리에 의해 전해액(f)에 용해되어 있는 Cu가 제2(c)도에 도시된 바와 같이 선택적으로 장벽금속 패턴(12') 상에 증착하게 되므로, 이 경우 구리 패턴을 형성하기 위한 별도의 식각공정이 필요없게 된다.
이어서, 상기 Cu(16)가 증착된 웨이퍼(10) 전면에 제2(d)도에 도시된 바와 같이 IMD막(18)을 증착함으로써 구리배선 공정을 완료한다.
한편, 상기 선택적 구리 증착방법은 배선공정 외의 다른 공정에서도 사용가능한데, 일예로서 구리 플러그(plug)형성 공정을 살펴보면 다음과 같다. 상기 공정 또한 구리가 증착되는 기본 원리는 위에서 언급된 바와 동일하다.
즉, 감광막 패턴을 마스크로 하여 웨이퍼 내에 콘택을 형성한 후 상기 감광막 패턴을 제거하고, 상기 웨이퍼를 CuSO4+ H2SO4+ DI 워터 + HF 전해액에 담구어 실리콘 부분의 자연산화막(native oxide)을 HF를 이용하여 제거한다. (이때, 상기 HF는 상기 전해액에 첨가하지 않아도 무방하다)
그후 웨이퍼를 연결한 캐소드에는 (-) 전하를, 구리판을 연결한 애노드에는 (+)전하를 인가하게 되면, 상기 전해액에 용해되어 있는 Cu가 콘택 홀에 증착되어 구리 플러그가 형성된다.
상술한 바와 같이 본 발명에 의하면, 구리막질 내에 탄소가 포함되지 않아 저항치가 1.7μΩ.㎝인 순수구리를 얻을 수 있을 뿐 아니라, 먼저 웨이퍼 상에 장벽금속 패턴을 형성한 뒤, 상기 패턴 상에만 선택적으로 구리를 증착함으로써 구리막의 식각 공정이 따로 필요하지 않아 공정단순화를 가할 수 있으며, 또한 이로 인해 식각 공정시 야기되던 공정 상의 어려움을 제거할 수 있게 된다.
게다가, 전해액에 HF를 첨가할 경우에는 프리-금속 세척(pre-metal cleaning) 공정 없이 바로 선택적으로 구리를 증착할 수 있어 공정을 더욱 단순화할 수 있으며, 상기 기술은 콘택 내에 구리 플러그(plug)를 형성하는 공정에도 널리 이용될 수 있는 잇점을 지닌다.

Claims (7)

  1. 웨이퍼 상에 장벽금속 패턴을 형성하는 공정 및; 전기화학증착법에 의해 상기 장벽금속 패턴 상에 구리를 증착하는 공정을 구비하여 형성되는 것을 특징으로 하는 선택적 구리 증착방법.
  2. 제1항에 있어서, 전기화학증착법으로 상기 장벽금속 패턴 상에 구리를 증착하는 공정은 장벽금속 패턴이 형성된 웨이퍼를 Cu를 포함한 전해액이 담긴 용액에 담근 후 이를 캐소드에 연결하는 공정 및; 상기 캐소드에는 (-)전하를, 구리판을 연결한 애노드에는 (+)전하를 인가하는 공정을 더 포함하여 상기 전해액에 용해되어 있는 구리가 선택적으로 장벽금속 패턴에 증착되도록 하는 것을 특징으로 하는 선택적 구리 증착방법.
  3. 제1항에 있어서, 상기 장벽금속 패턴은 TiN 또는 TiW 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 선택적 구리 증착방법.
  4. 제2항에 있어서, 상기 Cu를 포함한 전해액은 CuSO4+ H2SO4+ DI 워터로 형성하는 것을 특징으로 하는 선택적 구리 증착방법.
  5. 제2항 또는 제4항에 있어서, 상기 Cu를 포함한 전해액은 HF를 더 포함하여 형성하는 것을 특징으로 하는 선택적 구리 증착방법.
  6. 제2항 또는 제4항에 있어서, 상기 전해액 중 CuSO4는 그 농도를 10㏖ 이하로 형성하는 것을 특징으로 하는 선택적 구리 증착방법.
  7. 제2항에 있어서, 상기 캐소드에는 레퍼런스 전극에 대해 -10V 이하의 음전하를 인가하는 것을 특징으로 하는 선택적 구리 증착방법.
KR1019950021856A 1995-07-24 1995-07-24 선택적 구리 증착방법 KR0157889B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950021856A KR0157889B1 (ko) 1995-07-24 1995-07-24 선택적 구리 증착방법
JP8000925A JP2821869B2 (ja) 1995-07-24 1996-01-08 半導体素子の選択的銅蒸着方法
US08/887,652 US5985125A (en) 1995-07-24 1997-07-03 Selective copper deposition method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950021856A KR0157889B1 (ko) 1995-07-24 1995-07-24 선택적 구리 증착방법

Publications (2)

Publication Number Publication Date
KR970008416A KR970008416A (ko) 1997-02-24
KR0157889B1 true KR0157889B1 (ko) 1999-02-01

Family

ID=19421390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950021856A KR0157889B1 (ko) 1995-07-24 1995-07-24 선택적 구리 증착방법

Country Status (3)

Country Link
US (1) US5985125A (ko)
JP (1) JP2821869B2 (ko)
KR (1) KR0157889B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019093558A1 (ko) * 2017-11-08 2019-05-16 한국과학기술연구원 투광형 화합물 박막 제조 방법, 이로부터 제조된 화합물 박막 및 이러한 화합물 박막을 포함하는 태양 전지
US11031517B2 (en) 2017-11-08 2021-06-08 Korea Institute Of Science And Technology Method of manufacturing light transmission type compound thin film, compound thin film manufactured therefrom, and solar cell including the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627539B1 (en) * 1998-05-29 2003-09-30 Newport Fab, Llc Method of forming dual-damascene interconnect structures employing low-k dielectric materials
US6180526B1 (en) * 1999-09-17 2001-01-30 Industrial Technology Research Institute Method for improving conformity of a conductive layer in a semiconductor device
US6344125B1 (en) * 2000-04-06 2002-02-05 International Business Machines Corporation Pattern-sensitive electrolytic metal plating
US6472312B2 (en) * 2001-01-16 2002-10-29 Taiwan Semiconductor Manufacturing Co., Ltd Methods for inhibiting microelectronic damascene processing induced low dielectric constant dielectric layer physical degradation
US7368045B2 (en) * 2005-01-27 2008-05-06 International Business Machines Corporation Gate stack engineering by electrochemical processing utilizing through-gate-dielectric current flow
JP4471002B2 (ja) * 2008-01-23 2010-06-02 セイコーエプソン株式会社 接合体の形成方法
JP4471003B2 (ja) * 2008-01-23 2010-06-02 セイコーエプソン株式会社 接合体の形成方法
JP4471004B2 (ja) * 2008-01-23 2010-06-02 セイコーエプソン株式会社 接合体の形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE340392B (ko) * 1969-05-27 1971-11-15 Asea Ab
JPS5321048A (en) * 1976-08-10 1978-02-27 Nippon Electric Co Constant current density plating device
US4169018A (en) * 1978-01-16 1979-09-25 Gould Inc. Process for electroforming copper foil
JPH03244126A (ja) * 1990-02-22 1991-10-30 Toshiba Corp 半導体装置の製造方法
KR940008327B1 (ko) * 1991-10-10 1994-09-12 삼성전자 주식회사 반도체 패키지 및 그 실장방법
JPH05109714A (ja) * 1991-10-15 1993-04-30 Nec Corp 半導体装置の製造方法
US5225034A (en) * 1992-06-04 1993-07-06 Micron Technology, Inc. Method of chemical mechanical polishing predominantly copper containing metal layers in semiconductor processing
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US5478773A (en) * 1994-04-28 1995-12-26 Motorola, Inc. Method of making an electronic device having an integrated inductor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019093558A1 (ko) * 2017-11-08 2019-05-16 한국과학기술연구원 투광형 화합물 박막 제조 방법, 이로부터 제조된 화합물 박막 및 이러한 화합물 박막을 포함하는 태양 전지
US11031517B2 (en) 2017-11-08 2021-06-08 Korea Institute Of Science And Technology Method of manufacturing light transmission type compound thin film, compound thin film manufactured therefrom, and solar cell including the same

Also Published As

Publication number Publication date
JP2821869B2 (ja) 1998-11-05
US5985125A (en) 1999-11-16
JPH0936064A (ja) 1997-02-07
KR970008416A (ko) 1997-02-24

Similar Documents

Publication Publication Date Title
US6511912B1 (en) Method of forming a non-conformal layer over and exposing a trench
US5256274A (en) Selective metal electrodeposition process
US5368711A (en) Selective metal electrodeposition process and apparatus
KR100711526B1 (ko) 구리 연결선을 갖는 반도체 장치의 제조방법
US6562204B1 (en) Apparatus for potential controlled electroplating of fine patterns on semiconductor wafers
US6413858B1 (en) Barrier and electroplating seed layer
US7189611B2 (en) Metal plating using seed film
KR100502252B1 (ko) 구리라인상호접속부와선택적cvd알루미늄플러그를사용하는평탄화된이중다마신금속배선방법
JPH0680737B2 (ja) 半導体装置の製造方法
JP3116897B2 (ja) 微細配線形成方法
EP1084512A1 (en) Plasma treatment for ex-situ contact fill
KR0157889B1 (ko) 선택적 구리 증착방법
US7405157B1 (en) Methods for the electrochemical deposition of copper onto a barrier layer of a work piece
JP2003507888A (ja) 半導体ウェーハ上に銅の特徴を生じさせる方法
JP2004000006U6 (ja) 半導体装置
JP2004000006U (ja) 半導体装置
US6784104B2 (en) Method for improved cu electroplating in integrated circuit fabrication
KR100479016B1 (ko) 탄탈륨질화물 기판상의 화학기상증착 구리박막의 높은 밀착성을 획득하는 방법
US7211175B1 (en) Method and apparatus for potential controlled electroplating of fine patterns on semiconductor wafers
US5930670A (en) Method of forming a tungsten plug of a semiconductor device
JP3441374B2 (ja) 成膜方法
WO2010133550A1 (en) Method for coating a semiconductor substrate by electrodeposition
KR100451767B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100472856B1 (ko) 반도체 소자의 금속 배선 형성 방법
US20040235297A1 (en) Reverse electroplating for damascene conductive region formation

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19950724

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19950724

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980720

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980801

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980801

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010725

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020716

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030718

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040719

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050721

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20060720

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20070720

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20080728

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20090727

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20100726

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20110726

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20120720

Start annual number: 15

End annual number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20140709