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KR0154290B1 - 챠지펌프 회로 - Google Patents

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KR0154290B1 KR1019950024664A KR19950024664A KR0154290B1 KR 0154290 B1 KR0154290 B1 KR 0154290B1 KR 1019950024664 A KR1019950024664 A KR 1019950024664A KR 19950024664 A KR19950024664 A KR 19950024664A KR 0154290 B1 KR0154290 B1 KR 0154290B1
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Abstract

본 발명은 챠지펌프 회로에 관한 것으로서, 서로다른 캐패시터 용량을 가지는 펌프 회로를 병렬(Parallel)로 연결하므로써, 챠지펌프 회로에서 정션 브레이크다운으로 인해 손실되는 전압의 일부를 보상할 수 있어 전압 상승 시간을 단축시킬 수 있고, 한주기동안 두번의 펌핑동작이 발생되도록 하여 펌핑속도를 증대시킬 수 있도록 한 챠지펌프 회로에 관한 것이다.

Description

챠지펌프 회로
제1도는 종래의 챠지펌프 회로도.
제2도는 제1도의 전압 파형도.
제3도는 본 발명에 따른 챠지펌프 회로의 블록도.
제4a 및 4b도는 제3도의 상세 회로도.
제5도는 제3도의 전압 파형도.
제6도는 종래 및 본 발명에 따른 챠지펌프 회로의 출력을 비교하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 및 101 : 펌핑 유니트 11 매지 14 : 제1 내지 제4펌핑 회로
A 및 B : 제1 및 제2펌프 스트링
본 발명은 챠지펌프(charge pump) 회로에 관한 것으로, 특히 서로 다른 캐패시터 용량을 가지는 펌프회로를 병렬(Parallel)로 연결하므로써 전압 상승시간을 단축시킬 수 있도록 한 챠지 펌프 회로에 관한 것이다.
일반적으로 챠지펌프 회로는 전원전압보다 높은 전압을 일시적으로 공급하기 위해 사용되는 회로이며, 예를들어 디램(DRAM)과 같은 반도체 소자의 백-바이어스(Back-bias) 전압 발생기 또는 이피롬(EPROM), 아이피롬(EEPROM), 플레쉬 메모리(Flash Memory) 소자의 셀(cell)에 프로그램을 서입 또는 소거(Write 또는 Erase) 하기 위하여 필요한 전압 발생기등에 사용된다. 그러면 제1 및 제2도를 통해 종래의 챠지펌프 회로를 설명하면 다음과 같다.
종래의 챠지펌프 회로는 제1도에 도시된 바와같이 초기에 각각의 펌프노드에 일정전압을 유지시켜 주기 위한 다수의 소오싱 트랜지스터(Sourcing Transistor;A1 내지 A4) 및 입력신호(CLK1 및 CLK2)에 따라 턴온/턴오프되어 전하를 전달해 주는 다수의 전달 트랜지스터(Transfer Transistor:B1 내지 B4)와, 결합 캐패시터(Coupling Capacitor:C1 내지 C4)로 각각 구성되는 펌핑 유니트(Pumping Unit:1)들이 직렬구조로 접속되는 챠지펌프 회로의 챠지펌프 동작을 제2도를 참조하여 설명하기로 한다.
상기 각각의 펌핑 유니트(1)들은 서로 180°의 위상차를 갖는 투-페이서 클럭신호(Two-Phase Clock Signal)인 제1신호(CLK1)및 제2신호(CLK2)에 의해 각각 구동된다. 제1신호(CLK1)가 로우(Low) 상태 즉, 0V일 때, 소오싱 트랜지스터(A1 및 A3)가 턴온(Turn On)된 상태에서 결합 캐패시터(C1 및 C3)에는 전원전압(Vcc)이 충전된다(제2도의 구간 A). 이어서 상기 제1신호(CLK1)가 하이(High) 상태로 천이되고, 제2신호(CLK1)는 로우상태인 시점이 되면, 상기 충전된 결합 캐패시터(C1 및 C3)는 방전(제2도의 구간 B)을 시작하여 펌핑노드(K1 및 K3)의 전위는 상승되고, 이때 충전을 시작하는 결합 캐패시터(C2 및 C4)에는 상기 노드(K1 및 K3)로부터 전달 트랜지스터(B1 및 B3)를 통해 전달되는 전압 및 전원전압(Vcc)이 충전된다. 이와같은 펌핑동작이 클럭에 따라 진행되기 때문에 클럭의 횟수가 증가될수록 최종 출력단자(Vout)에는 일시적인 전압상승이 제2도의 파형도에서와 같이 발생된다. 즉, 앞단에서 그 다음단으로 충전(Charge)을 계속해서 전달 트랜지스터를 통해 절단하는 것이다. 따라서 펌핑시간의 증가에 따라 각 펌핑노드들의 전위도 상승할 뿐만 아니라, 첫단으로부터 최종단으로 갈수록 높은전위를 갖게된다. 앞단과 그 다음단의 전위사이에는 일정량의 전위차가 존재하게 되는 것이다. 그러므로 주어진 시간내에 특정한 출력전압을 얻기 위해서는 특정한 갯수의 펌핑 유니트가 필요하다.
이와같이 동작되는 종래의 챠지펌프 회로는 필요한 전압을 얻기 위해 전압강하 방식을 사용하므로서 정션 브레이크다운시 P-N 정션 트랜지스터에 의해 일부전압이 소모되어 전압 상승시간이 지연되므로써 프로그램 시간이 지연되고, 펌핑클럭의 반주기동안만 핌핑동작을 하므로 펑핑속도가 떨어져 생산성이 저하되는 단점이 있다.
따라서 본 발명은 서로다른 캐패시터 용량을 가지는 펌프회로를 병렬(Parallel)로 연결하므로써 상기한 단점을 해소할 수 있는 챠지펌프 회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 동일한 캐패시터 용량을 갖는 펌핑회로인 제1 및 제2펌핑회로가 직렬로 접속되는 제1펌프 스트링과, 또다른 패캐시터 용량을 갖는 펌핑회로인 제3 및 제4펌핑회로가 직렬 접속되는 제2펌프 스트링과, 상기 제1펌프 스트링의 제1 및 제2펌핑회로 사이의 노드(N1) 및 상기 제2펌프 스트링의 제3 및 제4펌핑 회로 사이의 노드(N2)를 공통으로하여 출력전압이 출력 되도록 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제3도는 본 발명에 다른 챠지펌프 회로의 블록도로서, 동일한 펌핑회로인 제1 및 제2펌핑 회로(11 및 12)가 직렬 접속된 제1펌프 스트링(pump string; A)과, 또다른 동일한 펌핑회로인 제3 및 제4펌핑 회로(13 및 14)가 직렬 접속된 제2펌프 스트링(B)으로 제1신호(CLK1) 및 제2신호(CLK2)가 각각 입력되고, 상기 제1 및 제2펌핑 회로(11 및 12) 사이의 노드(N2) 및 상기 제3 및 제4펌핑 회로(13 및 14) 사이의 노드(N2)를 공통으로하여 출력(Vout)되는 챠지펌프 회로의 동작을 제4a 및 4b도를 통해 동작을 설명하면 다음과 같다.
제4a도는 상기 제1 및 제2펌핑 회로(11 및 12)의 상세 회로도로서, 초기에 각각의 펌프노드에 일정전압을 유지시켜주기 위한 다수의 소오싱 트랜지스터(Q1 내지 Qn) 및 입력신호(CLK1 및 CLK2)에 따라 턴온/턴오프 되어 전하를 전달해 주는 다수의 전달 트랜지스터(N1 내지 Nn)와, 다수의 캐패시터형 트랜지스터(CA1 내지 CAn)로 각각 구성되는 펌핑 유니트(101)들이 직렬구조로 접속된다. 제4b도는 상기 제3 및 제4펌핑 회로(13 및 14)의 상세 회로도로서, 상기 제4a도의 패캐시터형 트랜지스터에 (CA1 내지 CAn)에 비해 캐패시터 용량이 두배 이상인 캐패시터형 트랜지스터(CB1 및 CB2)가 접속되며, 펌핑 유니트의 수가 적게 구성된다. 이러한 챠지펌프 회로의 챠지펌핑 동작을 제5도로 참조하여 설명하기로 한다.
외부에서 입력되는 제1신호(CLK1) 및 제2신호(CLK2)는 서로 하이 상태로 중복되지 않는 링 오실레이터(Ring oscillator)로부터 공급되는 신호라고 가정하면, 제4a도에서 제1신호(CLK1)가 로우에서 하이상태로 천이될 때, 상기 제어신호(CLK1 및 CLK2)와 접속된 캐패시터형 트랜지스터(CA1)에 의해 노드(K0)에는 거의 소오스 전위 정도의 포지티브 챠지펌프 전압이 공급된다. 다음단의 노드(K1)에는 패스 트랜지스터(N2)의 문턱전압에 의해 약간 낮아진 상태로 전압이 전달된다. 상기 노드(K1)의 전체 캐패시터 용량은 패스 트랜지스터(N2 및 N3)의 정션 캐패시터와 자체 캐패시터 및 펌프 캐패시터로 된다. 이때 제1신호(CLK1)가 하이에서 로우상태로 천이되고, 제2신호(CLK2)가 로우에서 하이 상태로 천이될 때, 상기 노드(K1)의 전압을 펌핑하게 된다. 상기 펌핑된 전압은 다음단의 노드(K2)로 패스 트랜지스터(N3)의 문턱전압 만큼 낮아진 전압으로 전달되게 된다. 결국 출력(Vout)은 상기 동작을 계속 반복하여 제2신호(CLK2)가 로우에서 하이상태로 천이될 때 각 노드의 전압이 0.5V씩 높아지게 되어 다수의 노드를 경유해 목표치 전압에 도달되게 된다. 즉, 본 발명에 따른 챠지 펌프 회로는 서로 용량이 다른 캐패시터를 사용하여 첫번재 단계에서 일정 전위까지는 빠르게 전압을 상승시키고, 두번째 단계에서 원하는 전압레벨까지 전압을 상승시키게 된다. 외부에서 입력되는 제어신호(CLK1 및 CLK2)를 양쪽이 같은 펌프회로에 서로 교대로 입력시켜 한쪽이 챠지될 때 다른 한쪽은 디스챠지되게 하므로써, 상기 제1 및 제1펌프 스트링(A 및 B)의 출력은 180°의 위상차를 갖기 때문에 제5도에서와 같이 한 주기동안 두번의 펌핑동작이 발생하여 펌핑속도가 증대되어, 전압상승 및 속도가 향상된다.
제6도는 종래 및 본 발명에 따른 챠지펌프 회로의 출력을 비교하기 위한 파형도로서, 종래의 펌핑속도(D)보다 본 발명에 따른 챠지펌프 회로의 펌핑속도(C)가 빠른 상태를 나타낸다.
상술한 바와같이 본 발명에 의하면 서로다른 캐패시터 용량을 가지는 펌프회로를 병렬(Parallel)로 연결하므로써, 챠지펌프 회로에서 정션 브레이크다운으로 인해 손실되는 전압의 일부를 보상할 수 있어 전압 상승 시간을 단축시킬 수 있고, 한주기동안 두번의 펌핑동작이 발생되도록 하여 펌핑속도를 증대시킬 수 있으며, 이에따라 생산성이 향상되어 원가절감에 탁월한 효과가 있다.

Claims (4)

  1. 제1 및 제2신호 각각의 입력에 따라 펌핑전압을 출력하도록 구성하는 챠지펌프 회로에, 동일한 캐패시터 용량을 갖는 펌핑회로인 제1 및 제2펌핑 회로가 직렬로 접속되는 제1펌프 스트링과, 또다른 캐패시터 용량을 갖는 펌핑회로인 제3 및 제4펌핑회로가 직렬 접속되는 제2펌프 스트링과, 상기 제1펌프 스트링의 제1 및 제2펌핑 회로 사이의 노드(N1) 및 상기 제2펌프 스트링의 제3 및 제4펌핑 회로 사이의 노드(N2)를 공통으로 하여 출력전압이 출력되도록 구성되는 것을 특징으로 하는 챠지펌프 회로.
  2. 제1항에 있어서, 상기 제1 및 제2펌프 스트링 각각은 다수의 펌핑 회로들이 직렬 접속된 것을 특징으로 하는 챠지펌프 회로.
  3. 제2항에 있어서, 상기 제1 및 제2펌프 스트링의 출력이 180°의 위상차를 갖도록 구성된 것을 특징으로 하는 챠지펌프 회로.
  4. 제1항에 있어서, 상기 제1 및 제2펌프 스트링에 서로다른 용량의 캐패시터형 트랜지스터가 사용되어 제1단계에서 일정전위까지 전압을 빠르게 상승시키고, 제2단계에서 원하는 전압레벨로 단계적으로 전압을 상승시킬 수 있도록 구성되는 것을 특징으로 하는 챠지펌프 회로.
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US11277577B2 (en) 2019-09-23 2022-03-15 Samsung Electronics Co., Ltd. Charge pump circuit and image sensor comprising the same

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