KR0153673B1 - Digital Video Signal Processing Equipment - Google Patents
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Abstract
본 발명은 디지탈 영상신호 처리장치에 있어서 안테나를 통해 수신된 아날로그신호에서 디지탈신호로 샘플링되고 양자화된 영상신호를 디지탈 신호 처리하여 디스플레이하기 위한 디지탈 영상신호 처리장치에 관한 것으로, 수신된 아날로그 방송신호를 디지탈신호로 변환하여 같은 웨이트를 갖는 비트의 프레임순으로 디스플레이하는 디지탈 영상 신호 처리장치에 있어서, 메모리의 데이타 단위의 수만큼의 병렬입력 직렬출력시프트 레지스터를 가지며 소정의 주기로 변하는 로드신호에 의해 데이타가 로드되고 제1클럭에 의해 같은 웨이트를 갖는 데이타를 출력하는 제1시프트 레지스터군(100); 및 제1 시프트 레지스터군의 로드신호가 차례로 액티브된 다음, 제1클럭이 액티브될때 소정의 주기로 변하는 로드신호에 의해 각 시프트 레지스터에 연속적으로 데이타가 로드되도록 제2시프트 레지스터군(200)을 구비하여 로드와 시프트를 교대로 사용함으로써 디지탈 영상신호의 연속성을 보장하는 이점이 있다.The present invention relates to a digital video signal processing apparatus for digitally processing and displaying a digital signal sampled and quantized from an analog signal received through an antenna in a digital video signal processing apparatus. A digital video signal processing apparatus for converting a digital signal into a bit frame having the same weight and displaying the same, wherein the data is stored by a load signal having a parallel input serial output shift register equal to the number of data units of the memory and changing at a predetermined period. A first shift register group 100 that is loaded and outputs data having the same weight by the first clock; And a second shift register group 200 so that data is sequentially loaded into each shift register by a load signal that changes at a predetermined period when the load signal of the first shift register group is activated in turn and then the first clock is activated. The alternate use of load and shift has the advantage of ensuring the continuity of the digital video signal.
Description
제1도는 복합영상신호를 샘플링하는 것을 보여 주는 도면.1 shows sampling a composite video signal.
제2도는 제1도에 도시된 샘플링시간에 따른 디지탈 영상데이타를 비트별로 나타낸 도면.FIG. 2 is a diagram showing bit by bit digital image data according to the sampling time shown in FIG.
제3도는 계조처리를 위한 메모리 맵의 구조를 나타낸 도면.3 is a diagram showing the structure of a memory map for gradation processing;
제4도는 병렬입력 직렬출력 시프트 레지스터를 나타낸 도면.4 shows a parallel input serial output shift register.
제5도는 동일 웨이트를 갖는 데이타를 같은 클럭에 출력하기 위한 시프트 레지스터군을 나타낸 도면.5 is a diagram showing a group of shift registers for outputting data having the same weight to the same clock.
제6도는 본 발명에 따른 디지탈 영상신호 처리장치의 일 실시예를 나타낸 도면.6 is a diagram showing an embodiment of a digital image signal processing apparatus according to the present invention.
제7도는 본 발명에 따른 칼라 디지탈 영상신호 처리장치의 일 실시예를 나타낸 도면.7 is a diagram showing an embodiment of a color digital video signal processing apparatus according to the present invention.
제8도는 제6도 및 제7도에 도시된 클럭 및 로드신호를 나타낸 도면이다.8 is a diagram illustrating clock and load signals shown in FIGS. 6 and 7.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제1시프트 레지스터 200 : 제2시프트 레지스터100: first shift register 200: second shift register
본 발명은 디지탈 영상신호 처리장치에 있어서 안테나를 통해 수신된 아날로그신호에서 디지탈신호로 샘플링되고 양자화된 영상신호를 디지탈 신호 처리하여 디스플레이하기 위한 디지탈 영상신호 처리장치에 관한 것으로, 특히 디스플레이 장치를 통해 디스플레이되는 영상데이타의 순서가 수신된 영상데이타의 순서와 다른 디지탈 영상신호 처리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital video signal processing apparatus for digitally processing a video signal sampled and quantized from an analog signal received through an antenna into a digital video signal processing apparatus and displaying the same through a display device. The present invention relates to a digital video signal processing apparatus having a different order of received video data.
최근 평판 디스플레이 중 대형화가 용이하고 시야각이 좋은 PDP(Plasma Display Panel) 텔레비젼은 수신되는 영상신호를 디지탈 영상신호 처리하여 디스플레이한다.In recent years, PDP (Plasma Display Panel) televisions, which are easily enlarged and have a good viewing angle, are processed by digital video signals and displayed.
제1도는 복합영상신호를 샘플링하는 것을 보여주는 도면으로서, 안테나를 통해 수신되는 방송신호인 아날로그 신호인 복합영상신호를 소정 시간(A, B, C, ...)에서 샘플링하여 디지탈신호로 변환하여 영상신호처리를 한다. 수평주사시간(1H) 동안 해당 화소수만큼 샘플링하고, 샘플링된 값을 소정 비트(bit)로 나타낼 수 있다. 소정 비트를 8비트로 예를 들어 설명한다.1 is a diagram illustrating sampling a composite video signal. The composite video signal, which is an analog signal that is a broadcast signal received through an antenna, is sampled at a predetermined time (A, B, C, ...) and converted into a digital signal. Image signal processing. The number of pixels may be sampled during the horizontal scanning time 1H, and the sampled value may be represented by a predetermined bit. For example, a predetermined bit is described as 8 bits.
제2도는 제1도에 도시된 샘플링시간에 따른 디지탈 영상데이타를 비트별로 나타낸 도면으로서, 비트7이 MSB가 되며 비트0이 LSB가 된다. 즉, A시간에서의 복합영상신호의 값은 A7, A6, A5, A3, A3, A2, A1, A0 (즉, 8비트)로 나타낼 수 있다.2 shows digital image data according to the sampling time shown in FIG. 1 bit by bit. Bit 7 becomes MSB and bit 0 becomes LSB. That is, the value of the composite video signal at time A may be represented by A7, A6, A5, A3, A3, A2, A1, A0 (that is, 8 bits).
그러나 디스플레이 장치에 디스플레이되는 영상데이타는 수신되는 영상데이타의 순서와는 다르게, 같은 웨이트를 갖는 데이타를 읽어 MSB 프레임부터 차례로 디스플레이한다. 또한, 웨이트에 따라 발광시간을 달리하여(PWM: Pulse Width Modulation)디스플레이하므로써 n비트로 나타나는 영상데이타를 2n개의 계조로 디스플레이할 수 있게 한다. 즉, 영상데이타가 8비트로 나타내질 때, 비트7(MSB)프레임의 데이타로 화면을 발광시키는 시간을 상대 치수로 128, 비트6은 64, 비트 5는 32, 비트4는 16, 비트3은 8, 비트2는 4, 비트1은 2, 비트0(LSB)을 1로 하면 이들의 조합으로서 256(=28)계조를 얻을 수 있다.However, the image data displayed on the display device differs from the received image data in order to read data having the same weight and display the data in order from the MSB frame. In addition, by displaying the light emission time according to the weight (PWM: Pulse Width Modulation), the image data represented by n bits can be displayed in 2 n gray levels. That is, when the image data is represented by 8 bits, the time to emit the screen with data of bit 7 (MSB) frame is 128, bit 6 is 64, bit 5 is 32, bit 4 is 16, and bit 3 is 8 in relative dimensions. If bit 2 is 4, bit 1 is 2, and bit 0 (LSB) is 1, 256 (= 2 8 ) gradations can be obtained as a combination thereof.
따라서 상기와 같은 계조 처리를 위해서 연속적으로 생성되는 영상 데이타가 같은 웨이트를 갖는 8개의 비트씩 메모리의 한 어드레스에 저장되도록 디지탈 신호 처리되어 디스플레이 되어야 한다.Therefore, for the grayscale processing as described above, the digital data must be digitally processed and displayed such that image data continuously generated is stored in one address of the memory by eight bits having the same weight.
제3도는 상기와 같은 계조처리를 위한 메모리 맵의 구조를 나타낸 도면으로서, 메모리의 한 어드레스에 같은 웨이트를 갖는 영상데이타가 저장되어 있다. 제3도는 8비트단위의 데이타를 저장하는 메모리를 나타낸다. 종래의 디지탈 영상신호 처리장치는 상기와 같은 메모리 맵으로 데이타를 메모리에 저장하기 위해, 먼저 8개의 샘플(아날로그신호가 샘플링된 데이타)을 로드한 다음, 시프트시키므로써 빠른 속도가 요구되고, 연속성이 보장되지 못한다.3 is a diagram showing the structure of the memory map for grayscale processing as described above, in which image data having the same weight is stored in one address of the memory. 3 shows a memory that stores 8-bit data. In the conventional digital image signal processing apparatus, in order to store data in the memory with the memory map as described above, a high speed is required by first loading eight samples (data with an analog signal sampled) and then shifting them. Not guaranteed
제4도는 병렬로 입력되는 영상신호를 MSB부터 직렬로 출력하기 위한 병렬입력 직렬출력 시프트 레지스트를 나타낸 도면이다. 소정시간에 샘플링된 8비트의 데이타(D[7:0])가 로드(Load)신호의 로우 액티브(low active)에 의해 레지스터에 로드되고, 로드신호가 하이(High)일 때 클럭에 의해 MSB인 비트7부터 오른쪽으로 한 비트씩 시프트하면서 출력된다.4 is a diagram showing a parallel input serial output shift resist for serially outputting video signals input in parallel from the MSB. The 8-bit data (D [7: 0]) sampled at a predetermined time is loaded into the register by low active of the load signal, and the MSB is driven by the clock when the load signal is high. Output is shifted by one bit from IN bit 7 to the right.
제5도는 동일 웨이트를 갖는 8개의 비트를 같은 클럭에 출력하기 위한 시프트 레지스터군을 나타낸 도면으로서, 제1 시프트 레지스터(10)의 로드신호(L1)의 로 액티브에 의해 소정 시간에 샘플링된 8비트의 영상데이타(D[7:0])가 로드되고, 제2 시프트 레지스터(20)의 로드 신호(L2)의 로우 액티브에 의해 다음 8비트 영상데이타를 로드한다. 제8 시프트 레지스터(80)까지 영상데이타가 로드되면 클럭에 의해 각 시프트 레지스터는 비트7로부터 직렬로 한 비트씩 출력한다. 이때 클럭에 의해 출력되는 각 시프트 레지스터의 직렬출력은 같은 웨이트를 갖는다. 제5도는 각 시프트 레지스터가 같은 웨이트인 비트7을 동시에 출력하는 것을 보여준다.FIG. 5 is a diagram showing a group of shift registers for outputting eight bits having the same weight to the same clock. FIG. 5 shows eight bits sampled at a predetermined time by the low active of the load signal L1 of the first shift register 10. FIG. Image data D [7: 0] is loaded, and the next 8-bit image data is loaded by the low active of the load signal L2 of the second shift register 20. When the image data is loaded up to the eighth shift register 80, each shift register outputs one bit in series from bit 7 by the clock. At this time, the serial output of each shift register output by the clock has the same weight. 5 shows that each shift register simultaneously outputs bit 7, which is the same weight.
이와 같이 종래의 디지탈 영상신호 처리장치는 먼저 메모리의 한 어드레스 데이타 단위(8샘플의 같은 웨이트를 갖는 8비트)만큼의 시프트 레지스터에 영상데이타를 로드한 다음에야 비로소 동일 클럭에서 데이타를 시프트시키므로써, 계속 입력되는 영상신호의 연속성을 보장할 수 없는 문제점이 있었다.Thus, the conventional digital image signal processing apparatus first loads image data into a shift register of one address data unit (8 bits having the same weight of 8 samples) of the memory, and then shifts the data at the same clock. There was a problem that can not guarantee the continuity of the video signal continuously input.
이에 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 디지탈 영상신호를 병렬로 입력하여 같은 웨이트를 갖는 비트를 직렬로 출력하는 시프트 레지스터군을 두개 사용하여 로드와 시프트를 교대로 사용함으로써 디지탈 영상신호의 연속성을 보장하기 위한 디지탈 영상신호 처리장치를 제공하는 데 그 목적이 있다.Accordingly, in order to solve the above problems, the present invention uses two shift register groups that input digital video signals in parallel to output bits having the same weight in series, thereby alternately using a load and a shift. It is an object of the present invention to provide a digital image signal processing apparatus for ensuring the continuity of the.
상기와 같은 목적을 달성하기 위해 본 발명에 따른 디지탈 영상신호처리장치는 수신된 아날로그 영상신호를 디지탈신호로 변환하여 같은 웨이트를 갖는 비트의 프레임을 비트순으로 디스플레이하는 디지탈 영상신호 처리장치에 있어서,In order to achieve the above object, the digital image signal processing apparatus according to the present invention converts a received analog image signal into a digital signal and displays a frame of bits having the same weight in bit order.
메모리의 데이타 단위의 수만큼의 병렬입력 직렬출력시프트 레지스터를 가지며 소정의 주기로 변하는 로드신호에 의해 각 시프트 레지스터에 데이타가 로드되고 제1클럭에 의해 같은 웨이트를 갖는 데이타를 출력하는 제1 시프트 레지스터군;과 상기 제1 시프트 레지스터군과 같은 논리를 가지며 상기 제1시프트 레지스터군의 로드신호가 차례로 액티브된 다음, 상기 제1 클럭이 액티브될 때 소정의 주기로 변하는 로드 신호에 의해 각 시프트 레지스터에 데이타가 로드되어, 상기 제1시프트 레지스터군이 같은 웨이트를 갖는 데이타를 출력할 때 데이타를 로드하고 상기 제1시프트 레지스터가 샘플링된 영상신호를 로드할 때 제2클럭에 의해 같은 웨이트를 갖는 데이타를 출력하기 위한 제2시프트 레지스터군을 구비한 것을 특징으로 한다.A first shift register group having parallel input serial output shift registers equal to the number of data units of a memory and having data loaded into each shift register by a load signal changing at a predetermined period and outputting data having the same weight by a first clock; And the same logic as that of the first shift register group, and the load signals of the first shift register group are sequentially activated, and then data is stored in each shift register by a load signal changing at a predetermined period when the first clock is activated. To load data when the first shift register group outputs data having the same weight and to output data having the same weight by a second clock when the first shift register loads the sampled video signal. And a second shift register group.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 디지탈 영상신호 처리장치는 제6도에 도신된 바와 같이 제5도에 설명한 메모리 저장단위수의 시프트 레지스터 2개로 구성된 제1 시프트 레지스터군(100)과, 제1 시프트 레지스터군과 같은 논리를 가지는 제2 시프트 레지스터군(200)으로 구성된다.As shown in FIG. 6, the digital image signal processing apparatus according to the present invention includes the first shift register group 100 composed of two shift registers having the number of memory storage units described in FIG. 5, and the same as the first shift register group. It consists of the 2nd shift register group 200 which has a logic.
제7도는 본 발명에 따른 칼라 디지탈 영상신호 처리장치의 일 실시예를 나타낸 도면으로서, R, G, B영상신호를 각각 입력하기 위한 제1, 제2, 제3 시프트 레지스터(710, 720, 730)와, 상기 제1, 제2, 제3 시프트 레지스터(710, 720, 730)군과 각각 같은 논리를 가지는 제4, 제5, 제6 시프트 레지스터(740,750,760)로 구성된다.7 is a diagram illustrating an embodiment of a color digital image signal processing apparatus according to the present invention, and includes first, second, and third shift registers 710, 720, and 730 for inputting R, G, and B image signals, respectively. ) And fourth, fifth, and sixth shift registers 740, 750, and 760 having the same logic as the first, second, and third shift registers 710, 720, and 730, respectively.
제8도는 제6도 및 제7도에 도시된 클럭 및 로드신호를 나타낸 도면으로서, (가)도는 수신된 영상신호가 샘플링되는 클럭으로 각 시프트 레지스터에 입력되는 클럭의 기준이 된다. (나)도는 제1 시프트 레지스터군(100)에 입력되는 제1 클럭(CLK1)을 나타낸 도면이고, (다)도는 제2 시프트 레지스터군(200)에 입력되는 제2 클럭(CLK2)을 나타낸 도면이고, (라)도는 제1 시프트 레지스터군(100)의 첫번째 시프트 레지스터의 로드신호(L1)를 나타낸 도면이고, (마)도는 제1 시프트 레지스터군(100)의 두번째 시프트 레지스터의 로드신호(L2)를 나타내는 도면이고, (바)도는 제2 시프트 레지스터군(200)의 마지막 시프트 레지스터의 로드신호(L16)를 나타낸 도면이다.FIG. 8 is a diagram showing the clock and load signals shown in FIGS. 6 and 7, and (A) is a clock for receiving a received video signal as a reference for a clock input to each shift register. (B) is a figure which shows the 1st clock CLK1 input to the 1st shift register group 100, and (c) is a figure which shows the 2nd clock CLK2 input to the 2nd shift register group 200. FIG. And (d) shows a load signal L1 of the first shift register of the first shift register group 100, and (d) shows a load signal L2 of the second shift register of the first shift register group 100. FIG. Is a diagram showing the load signal L16 of the last shift register of the second shift register group 200. In FIG.
상기와 같이 구성된 본 발명의 작용 및 효과를 첨부한 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, the operation and effect of the present invention configured as described above are as follows.
제6도는 본 발명에 따른 디지탈 영상신호 처리장치의 일 실시예를 나타낸 도면으로서, 제8도의 (라)도의 로드신호(L1)에 의해 제1 시프트 레지스터군(100)으로 첫번째 샘플링된 영상신호(D[7:0]) 8비트가 로드된다. 제1 클럭(CLK1)은 로우로서 시프트 레지스터의 직렬출력은 일어나지 않는다. 다음 제8도 (마)의 로드신호(L2)에 의해 제1 시프트 레지스터군(100)의 두번째 시프트 레지스터로 두번째 샘플링된 영상신호(D[7:0]) 8비트가 로드된다. 이와 같이 하여 여덟번째 로드신호(L8)신호에 의해 제1 시프트 레지스터군(100)의 여덟번째 시프트 레지스터에 8번째 샘플링된 데이타가 로드되면, 제1 클럭(CLK1)의 액티브에 의해 제1 시프트 레지스터군(100)의 각 시프트 레지스터가 소정의 같은 웨이트(m)를 갖는 비트(Q[8:0]m)를 출력한다. 제1클럭(CLK1)이 액티브될 때 제2 시프트 레지스터군(200)의 첫번째 시프트 레지스터의 로드신호(L9)가 액티브 되어 아홉번째 샘플링된 데이타가 제2 시프트 레지스터군(200)의 첫번째 시프트 레지스터로 입력된다. 따라서 제1 클럭(CLK1)에 의해 제1 시프트 레지스터군(100)이 같은 웨이트를 갖는 비트를 출력할 때, 제2 시프트 레지스터군(200)은 구성된 각 시프트 레지스터에 연속적으로 샘플링된 데이타를 로드한다. 제1 시프트 레지스터군(100)이 직렬출력을 마지면 다시 데이타를 로드하기 위해, 제8도의 (라)도에서와 같이 다시 제1 시프트 레지스터군(100)의 첫번째 레지스터의 로드신호(L1)를 액티브시키고 데이타를 로드한다. 이 때 제2 시프트 레지스터군(200)은 제8도의 (다)도에서와 같은 제2 클럭(CLK2)에 의해 제1 시프트 레지스터군(100)에서와 같이 소정의 같은 웨이트(n)를 같은 비트(Q[8:0]n)를 출력한다.FIG. 6 is a view showing an embodiment of a digital image signal processing apparatus according to the present invention. The image signal first sampled into the first shift register group 100 by the load signal L1 of FIG. D [7: 0]) 8 bits are loaded. As the first clock CLK1 is low, no serial output of the shift register occurs. Next, 8 bits of the second sampled video signal D [7: 0] are loaded into the second shift register of the first shift register group 100 by the load signal L2 shown in FIG. In this way, when the eighth sampled data is loaded into the eighth shift register of the first shift register group 100 by the eighth load signal L8, the first shift register is activated by the activation of the first clock CLK1. Each shift register of the group 100 outputs a bit Q [8: 0] m with a predetermined equal weight m. When the first clock CLK1 is activated, the load signal L9 of the first shift register of the second shift register group 200 is activated so that the ninth sampled data is transferred to the first shift register of the second shift register group 200. Is entered. Therefore, when the first shift register group 100 outputs the bits having the same weight by the first clock CLK1, the second shift register group 200 loads the data sequentially sampled into each configured shift register. . When the first shift register group 100 finishes serial output, in order to load data again, the load signal L1 of the first register of the first shift register group 100 is again returned as shown in (d) of FIG. Activate and load data. At this time, the second shift register group 200 uses the second clock CLK2 as shown in FIG. 8C to set the same weight n as a predetermined bit as in the first shift register group 100. Output (Q [8: 0] n ).
따라서 제1 클럭(CLK1)에 의해 제1 시프트 레지스터군(100)이 같은 웨이트를 갖는 비트를 출력할 때, 제 2시프트 레지스터군(200)은 데이타를 로드하고, 제1 시프트 레지스터군(100)이 데이타를 로드할 때 제 2시프트 레지스터군(200)은 제2 클럭(CLK2)에 의해 같은 웨이트를 갖는 비트를 출력하여 데이타의 출력이 중단되지 않고 연속적으로 디스플레이될 수 있다.Therefore, when the first shift register group 100 outputs the bits having the same weight by the first clock CLK1, the second shift register group 200 loads data, and the first shift register group 100 is used. When loading this data, the second shift register group 200 outputs the bits having the same weight by the second clock CLK2 so that the output of the data can be displayed continuously without interruption.
제7도는 본 발명에 따른 다른 일 실시예를 보여주는 도면으로서, 수신되는 영상신호가 칼라신호일 때, 디지탈 영상신호의 처리는 R, G, B신호가 각각 이루어진다. 각 시프트 레지스터의 로드신호와 클럭신호는 제8도에서 설명한 것과 같다. 제1 시프트 레지스터군(710)은 로드신호에 의해 적색정보를 가진 영상신호(Dr[7:0])를 로드하고, 제2 시프트 레지스터군(720)은 같은 로드신호에 의해 녹색정보를 가진 영상신호(Dg[7:0])를 로드하고, 제3 시프트 레지스터군(730)은 역시 같은 로드신호에 의해 청색 정보를 가진 영상신호(Db[7:-0])를 로드한다.7 is a view showing another embodiment according to the present invention. When the received video signal is a color signal, the digital video signal is processed by R, G, and B signals, respectively. The load signal and the clock signal of each shift register are as described in FIG. The first shift register group 710 loads the image signal Dr [7: 0] having red information by the load signal, and the second shift register group 720 has green information by the same load signal. The video signal D g [7: 0] is loaded, and the third shift register group 730 also loads the video signal D b [7: -0] with blue information by the same load signal.
제1, 제2 및 제3 시프트 레지스터군(710, 720, 730)에 영상데이타가 모두 로드되면, 제1 클럭(CLK1)에 의해 각각 같은 웨이트를 갖는 비트 Qr1[7:0], Qg1[7:0], Qb1[7:0]가 출력되고, 이때 제4, 제5 및 제6시프트 레지스터군(740, 750, 760)은 로드신호에 의해 연속적으로 다음에 샘플링되어 입력되는 각각의 영상 데이타를 각각 로드한다.When all the image data is loaded into the first, second, and third shift register groups 710, 720, and 730, bits Q r1 [7: 0] and Q g1 each having the same weight by the first clock CLK1. [7: 0] and Q b1 [7: 0] are output, where the fourth, fifth and sixth shift register groups 740, 750, and 760 are each successively sampled and input by the load signal, respectively. Load the video data of each.
이상에서 살펴본 바와 같이 본 발명은 디지탈 영상신호를 병렬로 입력하여 같은 웨이트를 갖는 비트를 직렬로 출력하는 시프트 레지스터군을 두개 사용하여 로드와 시프트를 교대로 사용함으로써 디지탈 영상신호의 연속성을 보장하는 이점이 있다.As described above, the present invention provides an advantage of ensuring continuity of digital video signals by alternately using load and shift using two shift register groups that input digital video signals in parallel to output bits having the same weight in series. There is this.
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| KR1019950017941A KR0153673B1 (en) | 1995-06-28 | 1995-06-28 | Digital Video Signal Processing Equipment |
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