KR0152957B1 - 반도체 메모리장치 - Google Patents
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Abstract
본 발명의 반도체 메모리장치는 다수의 메모리셀과, 상기 메모리셀의 구동을 위한 다수의 워드라인과, 메모리셀의 데이타를 감지하여 증폭하는 다수의 비트라인 센스앰프와, 상기 비트라인 센스 앰프로부터 증폭된 데이타를 데이타 라인 센스앰프에서 증폭하도록 하는 다수의 데이타 라인이 블럭단위로 이루어진 반도체 메모리장치에 있어서, 상기 메모리 전체 또는 소정의 블럭단위로 데이타 라인의 프리차지 전위를 공통으로 공급하기 위한 프리차지 전위 발생기와, 상기 프리차지 전위 발생기에서 공급되는 전위를 상기 데이타 라인에 단락시키기 위한 프리차지 전위 단락 조절부를 포함하여 구성되며, 데이타 라인마다 프리차지 전원공급장치를 설치하지 않고 하나의 프리차지 전위 발생기에서 블럭단위로 프리차지 전위를 공급함으로써 칩의 배치 및 적절한 데이타 라인의 프리차지 전위 조절이 용이하고, 칩의 스탠바이 모드에서 프리차지 전압을 전원전압으로 함으로써 데이타 라인의 노이즈 성분을 제거할 수 있을뿐만 아니라 액티브 상태에서 적절한 재질의 저항비에 의해 프리차지 전위를 생성하도록 함으로써 실제 데이타 라인의 사용자가 아니더라도 어떠한 노이즈 성분의 보상을 수행할 수 있는 효과가 있다.
Description
제1도는 종래의 기술에 의한 반도체 메모리장치의 데이타 라인 프리차지전압 발생기의 회로도.
제2도는 본 발명에 의한 반도체 메모리장치의 데이타 라인 프리차지 전압 발생기의 회로도.
제3도는 제2도의 각부 동작파형도.
제4도는 본 발명에 의한 반도체 메모리장치의 데이타 라인 프리차지전압 타이밍을 조절하기 위한 퓨즈부의 회로도.
제5도는 본 발명에 의한 반도체 메모리장치의 데이타 라인 프리차지 전압 발생기의 메모리 동작 모드별 입출력 파형도.
제6도는 본 발명에 의한 반도체 메모리장치의 데이타 라인 프리차지전압 발생기의 메모리 동작 모드별 회로연결 상태도.
제7도는 본 발명에 의한 반도체 메모리장치의 데이타 라인 프리차지전압 발생기의 데이타 라인과 프리차지 전압 제어부간의 연결구성도.
제8도는 본 발명에 의한 반도체 메모리장치의 프리차지 전압발생기의 위치 및 구조도.
* 도면의 주요부분에 대한 부호의 설명
110 : 기준전압 발생부 120 : 전류 소스부
130 : 비교부 140 : 부하
150 : 조절신호 발생부
본 발명은 반도체 메모리 소자의 데이타 라인(data line) 전위를 전체 메모리 또는 블럭단위로 모든 데이타 라인에 공통으로 프리차지(precharge)전압을 공급할 수 있는 반도체 메모리 소자의 데이타 라인 프리차지전압 발생기에 관한 것이다.
제1도는 히다찌(Hitachi) 사에서 4메가(M) 디램(DRAM)에 사용한 데이타 라인의 회로도로서, 센스앰프(sense-amp)회로를 1/2 VCC 비트라인(vit line) 프리차지 방식과 조합한 것으로 이를 개략적으로 설명하면 다음과 같다.
먼저 스탠바이(standby) 상태에서는 VCC/2의 전위가 되도록 하고, 데이타 라인의 사용전에는 VCC-Vt로 프리차지 전위를 올리고 직렬로 연결된 두개의 디바이스에서 데이타 라인의 전하를 강제적으로 조금씩 빼도록 되어 있다.
그리고 데이타 라인의 전위가 VCC/2일때 비트라인의 데이타를 데이타 라인으로 전송하고, (VCC-Vt)전위에서 데이타 라인의 센스 앰프를 구동하도록 함으로써 센스 앰프의 이득을 크게 하였다.
그러나 이러한 종래의 반도체 메모리소자의 프리차지 방식은, 데이타 라인을 VCC/2로 프리차지할때 스탠바이 전류가 흐르게 되고, 모든 데이타 라인에 프리차지 디바이스를 두어야 하므로 칩의 레이아웃이 어려우며 데이타 라인의 프리차지 전위를 정확하게 선택할 수 없는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 데이타 라인마다 프리차지 전원공급 디바이스를 설치하지 않고 블럭 단위로 프리차지 전위를 발생시킴으로써 각 블럭의 모든 데이타 라인에 공통으로 프리차지 전위를 공급시켜 칩의 배치가 용이하고 적절한 데이타 라인의 프리차지 전위 조절이 용이한 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 다수의 메모리셀과, 상기 메모리셀의 구동을 위한 다수의 워드라인과, 메모리셀의 데이타를 감지하여 증폭하는 다수의 비트라인 센스앰프와, 상기 비트라인 센스 앰프로부터 증폭된 데이타를 데이타 라인 센스앰프에서 증폭하도록 하는 다수의 데이타 라인이 블럭단위로 이루어진 반도체 메모리장치에 있어서, 상기 메모리 전체 또는 소정의 블럭단위로 데이타 라인의 프리차지 전위를 공통으로 공급하기 위한 프리차지 전위 발생기와, 상기 프리차지 전위 발생기에서 공급되는 전위를 상기 데이타 라인에 단락시키기 위한 프리차지 전위 단락 조절부를 포함하여 구성된 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 반도체 메모리장치는, 크게 메모리 전체 또는 소정의 블럭단위로 데이타 라인의 프리차지 전위를 공통으로 공급하기 위한 프리차지 전위 발생기와, 상기 프리차지 전위 발생기에서 공급되는 전위를 상기 데이타 라인에 단락시키기 위한 프리차지 전위 단락 조절부로 나눌 수 있으며, 상기 프리차지 전위 발생기는 또한 제1도에 도시한 바와 같이 미리 설정된 기준전압을 발생하기 위한 기준전압 발생기(110)와, 상기 기준전압과 실제 프리차지값을 비교하기 위한 비교부(130)와, 상기 비교부의 바이어스를 설정하기 위한 전류 소스부(120)와, 각 구성부에서 필요로 하는 조절신호를 만들어 주는 조절신호 발생부(150)로 구분할 수 있으며, 제3도를 참조하여 상세 구성 및 동작을 설명하면 다음과 같다.
먼저 상기 기준전압 발생부(110)는 소스에 풀업부(110')가 메모리 전원전압(VCC)이 인가되고, 게이트에는 내부 구동을 위한 승압전압(Vpp)이 인가되며, 드레인은 제1폴리저항(Rdbt)과 연결되어 항시 구동상태인 피모스 트랜지스터(MP)와, 상기 피모스 트랜지스터(MP)의 드레인 측에 연결되며 다결정실리콘 산화물(SiO2)로 이루어져 온도특성이 양호하며 문턱전압변화에 둔감한 제1폴리저항(Rdbt)과, 상기 제1폴리저항과 직렬로 연결되며, 상기 제1폴리저항과 동일한 물질, 즉 다결정실리콘 산화물로 이루어진 직렬저항들(Rtrim1,Rtrim2)과, 상기 직렬저항들과 병렬로 각각 연결되어 전기적 특성을 조절하는 피모스 트랜지스터(MF1,MF2)로 이루어져 항상 구동되며, 풀다운부(110)는 상기 풀업부(10')와 직렬로 연결된 제2폴리저항(Rdbb)과, 제2폴리저항과 순차적으로 직렬연결된 전원조절용 폴리저항들(Rtrim3,Rtrim4)과, 상기 전원조절용 폴리저항들과 병렬로 각각 연결되며, 퓨즈신호(FUSE2,FUSE3)가 게이트에 인가되는 다수의 엔모스 트랜지스터(MF3,MF4)와, 소스는 접지되고 게이트에 로우 어드레스 선택신호의 지연신호가 인가되어 풀다운 통로의 전기적 단락을 결정하는 스위치인 엔모스 트랜지스터(M1)로 이루어져 메모리의 액티브 상태에서 구동되어 미리 설정된 기준전압을 만든다.
그리고 비교부(130)는 기준전압 발생기(110)의 노드 REF와 프리차지전위 발생기의 출력노드(DBP)를 각각의 게이트 입력으로 하는 엔모스 트랜지스터(M1,M2)와, 각각의 소스에 전원전압이 인가되며 게이트와 드레인이 상호 접속되어 전류미러를 형성하는 피모스 트랜지스터(M3,M4)와, 전류소스부(120)의 엔모스 트랜지스터(M10,M11,M12) 폴리저항(RL)로 구성된 전류 소스부(120)에 의해 바이어스 되는 엔모스 트랜지스터(M9)로 이루어지며, 상기 엔모스 트랜지스터(M8,M9)와, 이 엔모스 트랜지스터(M8,M9)는 전류 소스부의 엔모스 트랜지스터(M11)에 의해 전류미러가 형성되고, 상기 전류 소스부(120)의 엔모스 트랜지스터(M11)에 의해 전류미러가 형성되고, 상기 전류 소스부(120)의 엔모스 트랜지스터(M11,M12)는 로우 어드레스 선택신호의 지연신호()의 조절을 받는다.
만일 상기 로우 어드레스 선택신호가 하이의 스탠바이모드가 되면 이 지연신호는 하이가 되어 바이어스 전압을 승압전압(VSS)으로 하고, 전류미러를 깨버리며, 반면 디램이 리플레쉬가 아닌 동작 액티브 모드가 되면 전류미러가 형성되어 적당한 전류를 뺄 수 있도록 한다.
또한 상기 비교부(130)의 소스에 전원전압이 인가되며, 게이트에는 상기 로우 어드레스 선택신호()의 반전신호(RASF)가 인가되는 피모스 트랜지스터(M5)는 스탠바이 모드에서 구동되어 데이타 라인의 프리차지 전압(VDBP)이 전원전압(VCC)가 되도록 하며, 리플레쉬 모드가 아닌 액티브 모드가 되면 스탠바이 모드에서의 VDBP 전압을 다른 입력으로 하여 동작하게 되고, 상기 피모스 트랜지스터(M6)과 직렬연결되며, 게이트에 동기신호(SINK)가 인가되는 엔모스 트랜지스터(M7)는 초기동작에서 하이 상태가 되므로 전기적으로 온이 되어 프리차지 전압을 낮추게 되는데, 상기 기준전압에 비견되는 프리차지 전압을 얻게 되면 자동적으로 이 비교부의 동작은 끝난다.
이러한 동작은 상기 로우 어드레스 선택신호와 파워업 신호(PWRUP)의 반전신호를 입력으로 하는 낸드 게이트와, 외부제어신호(REFRESH,SREF)와 상기 낸드 게이트의 출력을 입력으로 하는 노어 게이트와, 상기 노어 게이트의 출력(RASD)를 이준 반전시키기 위한 두개의 반전기로 이루어진 조절신호 발생부(150)에 의해 조절되는데, 이를 좀 더 구체적으로 설명하면 다음과 같다.
디램이 리플레쉬 동작이나 셀프 리플레쉬 모드가 되면 데이타 라인을 사용하지 않으므로 스탠바이 모드와 같이 프리차지 전압을 전원전압(VCC)로 하고, 각 기준 전압이 발생되면 파워업신호(PWRUP)가 로우상태로 되고 로우 어드레스 선택신호()의 상태에 따라 동작모드가 결정되며 이 로우 어드레스 선택신호로부터 지연신호(RASD)와, 지연신호의 반전신호(RASB)와, 재반전신호(RASF)가 모드에 따른 각 회로의 동작을 결정짓는다.
그리고 리플레쉬 신호는 리플레쉬 모드에서 기준전압 발생부의 동작을 막고, 셀프 리플레쉬 신호는 셀프 리플레쉬 모드에서 프리차지 전위 발생기의 동작을 막는다.
제4도는 상기 기준전압 발생기의 각 피모스 트랜지스터에 인가되는 퓨즈신호를 발생시켜 적절한 데이타 프리차지 전압을 얻도록 하기 위한 퓨즈부의 상세 회로도로서, 동작시 퓨즈의 상태에 따라 정해진 신호(FUSE1∼FUSE4)가 액티브되어 해당 피모스 트랜지스터를 오프시켜 전위를 조절하게 된다.
그리고 제5도 및 제6도를 참조하여 상기 프리차지 전위 발생기의 동작과 메모리의 동작을 함께 설명하면 다음과 같다.
상기 프리차지 전위 발생기는 메모리의 상태에 따라 크게 두 부분으로 구별되어 동작하는데, 메모리가 스탠바이 모드(①)나 리플레쉬 모드(③)일때는 상기 기준전압 발생기의 트랜지스터(MP)가 온되고, 스위칭을 위한 엔모스 트랜지스터(M1)은 오프가 되어 저항 Rdbt를 거쳐 흐르는 전류가 노드 REF를 전원전위로 만든다.
이 경우 상기 피모스 트랜지스터(M5)에 의해 제5도의 (c)도 데이타 프리차지 전압(VDBP)은 전원전압이 되며, 한편 디램 구동을 위한 제5도(a)도의 로우 어드레스 선택신호의 지연신호(RASD)가 하이상태가 되어 제6도의 (b)도와 같이 액티브 모드(②)로 동작을 하게 되면 상기 기준 전압 발생기의 엔모스 트랜지스터(M1)이 온 되면서 전원전압으로부터 승압전압(VSS)으로 전류의 통로가 생기면서 노드 REF를 미리 설정된 기준전압이 되도록 한다.
그리고 상기 비교부의 바이어스 회로가 동작을 하여 프리차지 전위(VDBP)와 기준전압이 비교되어 기준전압과 같아질때까지 상기 엔모스 트랜지스터(M7)을 통해 프리차지 전위를 낮추며, 액티브 구간에서 프리차지 전압이 설정된 전압(VFER)보다 낮아질 경우에는 상기 피모스 트랜지스터(M6)에 의해 설정기준전압으로 돌아가게 됨으로써 결국 액티브 모드가 되면 프리차지 전위는 전원전압에서 설정전압으로 되고, 모드 데이타 라인의 프리차지 전위로 사용된다.
제7도는 각 데이타 라인에 대한 구조와 프리차지 전위 발생기 및 씨모스를 사용하여 데이타 라인의 커플링 노이즈를 줄일 수 있는 동기화 소자를 도시한 것으로, 감지, 증폭된 셀이 데이타를 갖는 비트라인은 도시하지는 않았으나 트랜스 컨덕턴스 증폭기에 의해 데이타를 데이타 라인에 전송하며, 이때 데이타 라인의 프리차지 전압은 적절한 전위를 유지하고 있어야 한다.
상기 데이타 라인은 자체의 용량성 부하뿐 아니라 이웃하는 상호간의 커플링 노이즈도 받게 되며, 실제 데이타 라인에 데이타가 실릴때 외에는 프리차지 전위로 되어 있어야 하지만 상기와 같은 주변에서의 노이즈에 의해 프리차지가 흔들릴경우 데이타 전송능력에 큰 영향을 미치게 되고, 심지어 정해진 동작 사이클 기간에서 전송실패(fail) 발생의 위험을 가진다.
그리고 실제 메모리 구조에서 각 메모리 블럭의 데이타 라인과 데이타 라인의 동기화 및 프리차지 전위 발생기는 실시예로서 제8도에 도시한 바와 같이 구성할 수 있으며, 이 경우 (a)도 내지 (d)도와 같이 각 메모리 블럭에 대한 각각의 프리차지 전위 발생기가 존재하고, 그리고 각각의 프리차지 전위 발생기는 한 메모리 블럭의 모든 데이타 라인 프리차지전압으로 연결되는데, 이때 전체 칩 면적에서 상기 프리차지 전위 발생기가 차지하는 면적은 극히 적으므로 하나의 프리차지 전위 발생기가 감당할 수 있는 데이타 라인 수를 적절히 조절할 수 있다.
이상에서와 같이 본 발명에 의하면 데이타 라인마다 프리차지 전원 공급 장치를 설치하지 않고 하나의 프리차지 전위 발생기에서 블럭단위로 프리차지 전위를 공급함으로써 칩의 배치 및 적절한 데이타 라인의 프리차지 전위 조절이 용이하고, 칩의 스탠바이 모드에서 프리차지 전압을 전원전압으로 함으로써 데이타 라인의 노이즈 성분을 제거할 수 있을뿐만 아니라 액티브 상태에서 적절한 재질의 저항비에 의해 프리차지 전위를 생성하도록 함으로써 실제 데이타 라인의 사용자가 아니더라도 어떠한 노이즈 성분의 보상을 수행할 수 있는 효과가 있다.
Claims (9)
- 다수의 메모리셀과, 상기 메모리셀의 구동을 위한 다수의 워드라인과, 메모리셀의 데이타를 감지하여 증폭하는 다수의 비트라인 센스앰프와, 상기 비트라인 센스 앰프로부터 증폭된 데이타를 데이타 라인 센스앰프에서 증폭하도록 하는 다수의 데이타 라인이 블럭단위로 이루어진 반도체 메모리장치에 있어서, 상기 메모리 전체 또는 소정의 블럭단위로 데이타 라인의 프리차지 전위를 공통으로 공급하기 위한 프리차지 전위 발생기와, 상기 프리차지 전위 발생기에서 공급되는 전위를 상기 데이타 라인에 단락시키기 위한 프리차지 전위 단락 조절부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 프리차지 전위 발생기는 미리 설정된 기준전압을 발생하기 위한 기준전압 발생부와, 상기 기준전압 발생부의 기준전압과, 실제 발생된 프리차지 전위를 비교하기 위한 비교부와, 상기 비교부의 바이어스를 설정하기 위한 전류 소스부와, 상기 각 구성부를 조절하기 위한 조절신호 발생부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
- 제1항 또는 제2항에 있어서, 상기 프리차지 전위 발생기는 전위를 조절하도록 기준전압 발생부에 퓨즈신호를 인가하기 위해 퓨즈부를 더 연결하여 구성된 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 프리차지 전위 발생기는 메모리의 스탠바이 상태나 리플레쉬 상태에서 전원전압을 데이타 프리차지 전압으로 하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 프리차지 전위 발생기는 메모리의 일반 상태에서 미리 설정된 기준 전위를 데이타 프리차지전압으로 하는 것을 특징으로 하는 반도체 메모리장치.
- 제2항에 있어서, 상기 기준전압 발생부는 항상 구동되는 풀업부와, 메모리의 액티브 상태에서 구동되어 미리 설정된 기준전압을 만들기 위한 풀다운부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
- 제2항에 있어서, 상기 조절신호 발생부는 리플레쉬 모드에서는 기준전압 발생기의 동작을 차단하고, 셀프 리플레쉬 모드에서는 프리차지 전위 발생기의 동작을 차단하는 것을 특징으로 하는 반도체 메모리장치.
- 제6항에 있어서, 상기 풀업부는 소스에 메모리 전원전압이 인가되고, 게이트에는 승압전압이 인가되며, 드레인은 제1폴리저항과 연결되어 항시 구동상태인 피모스 트랜지스터와, 상기 피모스 트랜지스터의 드레인 측에 연결되며 온도특성이 양호하며 문턱전압 변화에 둔감한 폴리저항과, 상기 제1폴리저항과 직렬로 연결되며, 상기 제1폴리저항과 동일한 물질특성을 나타내는 직렬저항들과, 상기 직렬저항들과 병렬로 각각 연결된 다수의 피모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
- 제6항에 있어서, 상기 풀다운부는 상기 풀업부와 직렬로 연결된 제2폴리저항과, 소스는 접지되고 게이트에 로우 어드레스 선택신호의 지연신호가 인가되어 전기적 단락을 결정하는 엔모스 트랜지스터와, 상기 엔모스 트랜지스터와 제2폴리저항 사이에 직렬로 연결된 전원조절용 폴리저항들과, 상기 전원조절용 폴리저항들과 병렬로 각각 연결된 다수의 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
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