KR0150753B1 - Input/output device dissimilar voltage level interface - Google Patents
Input/output device dissimilar voltage level interfaceInfo
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Abstract
본 발명은 서로 다른 전원전압 사용으로 인한 원하지 않는 트랜지스터 누설 전류나 다이오드 누설전류 차단이 필요한 회로에 사용 가능한 데이터 레벨이 서로 다른 데이터의 인터페이스를 위한 입/출력 장치에 관한 것으로, 본 발명의 일실시예는 데이터 레벨이 서로 다른 데이터의 인터페이스를 위한 입/출력 장치에 있어서, 패드가 연결되는 제1불순물 도핑영역 전면을 감싸면서 상기 제1불순물 도핑영역과 반대되는 형의 불순물이 도핑된 제2불순물 도핑영역과 상기 제1불순물 도핑영역과 동일형의 불순물이 도핑된 제3불순물 도핑영역이 번갈아 가며 오버랩 되어 형성되어 PN다이오드가 직렬로 연결된 구조를 이루되, 패드가 연결되는 제1불순물 도핑영역과 인접한 제2불순물 도핑영역에 하나의 컨트롤 플래이트가 형성되는 구조를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to an input / output device for interfacing data having different data levels that can be used in a circuit requiring blocking of unwanted transistor leakage current or diode leakage current due to the use of different power supply voltages. An input / output device for an interface of data having different data levels, wherein an impurity doped with an impurity of a type opposite to the first impurity doped region is formed while covering the entire surface of the first impurity doped region to which a pad is connected. A region and a third impurity doped region doped with impurities of the same type as the first impurity doped region are alternately formed to form a structure in which PN diodes are connected in series, and adjacent to the first impurity doped region to which a pad is connected. Including a structure in which one control plate is formed in the second impurity doping region. It is characterized by.
Description
제1도는 동기식 스태틱램의 회로도.1 is a circuit diagram of a synchronous static ram.
제2도 종래방법에 따른 제1도의 셀단면도.2 is a cross-sectional view of the cell of FIG. 1 according to the conventional method.
제3도는 본 발명의 일실시예에 따른 제1도의 셀단면도.3 is a cross-sectional view of the cell of FIG. 1 in accordance with an embodiment of the present invention.
제4도는 본 발명의 다른 실시예에 따른 제1도의 셀단면도.4 is a cross-sectional view of the cell of FIG. 1 according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : P-반도체기판 2 : N-웰1: P-semiconductor substrate 2: N-well
31,33,43,43' : P+영역 32,42 : N영역31,33,43,43 ': P + region 32,42: N region
34,44,44' : 컨트롤 플래이트34,44,44 ': Control Plate
본 발명은 동기식 스태틱램(Synchronous SRAM)의 입/출력 장치에 관한 것으로, 특히 데이터 레벨이 서로 다른 데이터의 인터페이스를 위한 입/출력 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output device of a synchronous static RAM, and more particularly, to an input / output device for an interface of data having different data levels and a method of manufacturing the same.
제1도는 동기식 스태틱램의 회로도이고, 제2도는 종래방법에 따른 제1도의 셀단면도로서, 도면부호 1은 반도체기판, 2는 N-웰, 25는 컨트롤 플래이트를 각각 나타낸다.1 is a circuit diagram of a synchronous static ram, and FIG. 2 is a cell cross-sectional view of FIG. 1 according to a conventional method, with reference numeral 1 representing a semiconductor substrate, 2 an N-well, and 25 a control plate, respectively.
3.3V 동기식 스태틱램에서 5V 입/출력 인터페시스시 데이터를 패드에서 데이터 입력버퍼(가 경로)를 따라 기록할 경우 PMOS(P1)에 3.3V-5-=-1.7V의 VGS가 걸리게 되어 PMOS가 활성영역에 존재하게 되어 패드에서 전원전압(나경로)으로 누설전류가 흐르는 문제점과 PMOS의 P+영역(21)에 패드가 연결되어 있어 N-웰 픽-업(pick-up)과 PN 다이오드가 구성되어 역시 5V 기록시 3.3V-5-=-1.7V의 전압이 이 다이오드를 턴온시켜 큰 누설전류가 흐르는 문제가 발생한다.In the 3.3V synchronous static ram, when writing 5V input / output interfacing data along the data input buffer (gap path) from the pad, the PMOS (P1) will take 3.3 GS -5-=-1.7V V GS and Is present in the active region and leakage current flows from the pad to the power supply voltage (nape path), and the pad is connected to the P + region 21 of the PMOS so that the N-well pick-up and the PN diode When the voltage is set to 5V, a voltage of 3.3V-5-=-1.7V turns on the diode, causing a large leakage current to flow.
또한, 상기 문제점을 해결하기 위하여 부트스트랩 회로(Bootstrap circuit) 등이 제안되어 있으나 150개 이상의 트랜지스터로 구성되어 있어 회로가 복잡하며 차지하는 면적도 굉장히 크다.In addition, a bootstrap circuit or the like has been proposed to solve the above problem, but since the circuit is composed of more than 150 transistors, the circuit is complicated and occupies a very large area.
상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 서로 다른 전원전압 사용으로 인한 원하지 않는 트랜지스터 누설전류나 다이오드 누설전류 차단이 필요한 회로에 사용 가능한 데이터 레벨이 서로 다른 데이터의 인터페이스를 위한 입/출력 장치를 제공하는데 그 목적이 있다.The present invention devised to solve the problems of the prior art as described above is an input for the interface of data having different data levels that can be used in a circuit that requires the blocking of unwanted transistor leakage current or diode leakage current due to the use of different power supply voltages. The purpose is to provide an output device.
상기 목적을 달성하기 위하여 본 발명의 일실시예는 데이터 레벨이 서로 다른 데이터의 인터페이스를 위한 입/출력 장치에 있어서, 패드가 연결되는 제1 불순물 도핑영역 전면을 감싸면서 상기 제1 불순물 도핑영역과 반대되는 형의 불순물이 도핑된 제2 불순물 도핑영역과 상기 제1 불순물 도핑영역과 동일형의 불순물이 도핑된 제3 불순물 도핑영역이 번갈아 가며 오버랩 되어 형성되어 PN다이오드가 직렬로 연결된 구조를 이루되, 패드가 연결되는 제1 불순물 도핑영역과 인접한 제2불순물 도핑영역에 하나의 컨트롤 플래이트가 형성되는 구조를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, an embodiment of the present invention provides an input / output device for an interface of data having different data levels, wherein the first impurity doped region and the first impurity doped region surround a front surface of the first impurity doped region to which a pad is connected. The second impurity doped region doped with the opposite type of impurities and the third impurity doped region doped with the same type of impurities as the first impurity doped region are alternately formed to form a structure in which the PN diodes are connected in series. And a control plate formed in the first impurity doped region to which the pad is connected and the second impurity doped region adjacent to the pad.
또한, 본 발명은 패드가 연결되는 제1 불순물 도핑영역 전면을 감싸면서 상기 제1 불순물 도핑영역과 반대되는 형의 불순물이 도핑된 제2불순물 도핑영역과 상기 제1 불순물 도핑영역과 동일형의 불순물이 도핑된 제3불순물 도핑영역이 번갈아 가며 오버랩 되어 형성되어 PN다이오드가 직렬로 연결된 구조를 이루되, 패드가 연결되는 제1불순물 도핑영역과 인접한 제2불순물 도핑영역에 하나의 컨트롤 플래이트가 형성되는 구조를 포함하는 데이터레벨이 서로 다른 데이터의 인터페이스를 위한 입/출력 장치의 셀 제조방법에 있어서, 일도전형의 반도체기판에 상기 반도체기판과 반대되는 형의 웰을 형성하는 제1단계; 상기 반도체기판과 동일형의 불순물을 임플란트 하여 제1불순물 도핑영역을 형성하는 제2단계; 상기 제1불순물 도핑영역 내에 상기 웰과 동일형의 불순물을 임플란트 하여 제2불순물 도핑영역을 형성하는 제3단계; 상기 제2불순물 도핑영역 내에 상기 제1 불순물 도핑영역과 동일형의 불순물을 임플란트 하여 제3불순물 도핑영역을 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, the present invention further includes a second impurity doping region in which impurities of a type opposite to the first impurity doping region are doped while covering the entire surface of the first impurity doping region to which the pad is connected, and impurities of the same type as the first impurity doping region. The doped third impurity doped regions are alternately formed to form a structure in which the PN diodes are connected in series, and one control plate is formed in the second impurity doped region adjacent to the first impurity doped region to which the pad is connected. A method of manufacturing a cell of an input / output device for interfacing data having different data levels including a structure, comprising: a first step of forming a well of a type opposite to the semiconductor substrate on a semiconductor substrate of one conductivity type; A second step of forming a first impurity doped region by implanting impurities of the same type as the semiconductor substrate; A third step of forming a second impurity doped region by implanting impurities of the same type as the well in the first impurity doped region; And a fourth step of forming a third impurity doped region by implanting impurities of the same type as the first impurity doped region in the second impurity doped region.
또한, 본 발명의 다른 실시예는 데이터 레벨이 서로 다른 데이터의 인터페이스를 위한 입/출력 장치에 있어서, 패드가 연결되는 제1불순물 도핑영역을 중심으로 제1불순물 도핑영역과 반대되는 형의 불순물이 도핑된 제2불순물 도핑영역과 상기 제1불순물 도핑영역과 동일형의 불순물이 도핑된 제3불순물 도핑영역이 번갈아 가며 형성되어 PN다이오드가 직렬로 연결된 구조를 이루되, 패드가 연결되는 제1불순물 도핑영역과 인접한 제2불순물 도핑 영역에 두 개의 컨트롤 플래이트가 형성되는 구조를 포함하여 이루어지는 것을 특징으로 한다.Another embodiment of the present invention is an input / output device for an interface of data having different data levels, wherein impurities of a type opposite to the first impurity doped region are formed around the first impurity doped region to which the pad is connected. The doped second impurity doped region and the third impurity doped region doped with impurities of the same type as the first impurity doped region are alternately formed to form a structure in which the PN diodes are connected in series, and the first impurity connected to the pad. And a structure in which two control plates are formed in the second impurity doped region adjacent to the doped region.
이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명의 실시예를 상술한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 and 4.
제3도는 본 발명의 일실시예에 따른 제1도의 셀단면도로서, 미설명 도면부호 35는 PMOS의 게이트를 나타낸다.3 is a cross-sectional view of the cell of FIG. 1 according to an embodiment of the present invention, and reference numeral 35 denotes a gate of the PMOS.
도시된 바와 같이 본 발명은 P-반도체기판(1)에 N-웰(2)이 형성되고, 패드가 연결되는 P+영역(31)을 감싸면서 N영역(32)이 형성되되, N영역 상부에는 컨트롤 플래이트(34)가 연결되고, 다시 상기 N영역(32)을 감싸면서 P+영역(33)이 형성되어 PN다이오드가 직렬로 연결된 구조를 이루며 이에 따른 동작 다음과 같다.As shown in the present invention, the N-well 2 is formed on the P-semiconductor substrate 1, and the N region 32 is formed while enclosing the P + region 31 to which the pad is connected. The control plate 34 is connected to, and the P + region 33 is formed while surrounding the N region 32 to form a structure in which the PN diodes are connected in series.
먼저, 5V 하이 데이터 기록시에는 PN 다이오드가 백 투 백(back to back)으로 연결되어 차단한다. 이때 컨트롤 플래이트(34)는 플로팅 또는 하이를 가지게 한다. 그리고 데이터 판독시에는 컨트롤 플래이트(34)에 로우 레벨을 인가하여 n영역(32)을 반전시켜 P+와 반전층을 P+로 연결시켜 데이터가 전송가능하도록 한다. 그러므로 상기와 같은 간단한 구조로서 데이터 인터페이스를 위한 입/출력 회로 설계가 가능하며, 차지하는 회로면적이 작다.First, when the 5V high data write, the PN diode is connected back to back (block). At this time, the control plate 34 has a floating or high. When reading data, a low level is applied to the control plate 34 to invert the n region 32 so that P + and the inversion layer are connected to P + so that data can be transmitted. Therefore, the simple structure as described above enables input / output circuit design for the data interface, and occupies a small circuit area.
제조방법을 간단히 설명하면, P-반도체기판(1)에 N-웰(2)을 형성하고, P+고에너지 임플란트(100keV이상)로 P+영역(33)을 형성한 연후 n영역(32)을 60 내지 80keV의 에너지로 임플란트한 후 다시 P+영역(31)을 20 내지 40keV의 에너지로 임플란트 하여 제조한다.The manufacturing method is briefly described, after forming the N-well 2 on the P-semiconductor substrate 1 and forming the P + region 33 with a P + high energy implant (100 keV or more). Is implanted with an energy of 60 to 80 keV and then implanted into the P + region 31 with an energy of 20 to 40 keV.
한편, 제4도는 본 발명의 다른 실시예에 따른 제1도의 셀단면도로서, 미설명 도면부호 1은 P-반도체기판, 2는 N-웰, 41은 패드가 연결되는 P+영역, 43,43'는 P+영역, 44,44'는 컨트롤 플래이트, 45는 PMOS의 게이트를 각각 나타낸다.4 is a cross-sectional view of the cell of FIG. 1 according to another embodiment of the present invention, in which reference numeral 1 denotes a P-semiconductor substrate, 2 denotes an N-well, 41 denotes a P + region to which a pad is connected, 43,43 'P + region, 44,44' is the control plate, 45 is the PMOS gate, respectively.
도시된 바와 같이 PN다이오드가 직렬로 연결된 구조를 이루는 것은 상기 본 발명의 일실시예인 제3도와 동일하나, 2개의 컨트롤 플래이트(44,44')를 형성하여 누설전류를 차단하도록 하는데 차이점이 있으며, 제3도와 같은 구조보다 제조방법은 간단하나 누설전류를 완전무결하게 차단시키지는 못한다. 그러나 누설전류 스펙(spec)이 타이티(tighty) 하지 않으면 입/출력 장치로 충분히 사용가능하다.As shown in FIG. 3, the PN diodes are connected in series to each other in the same manner as in FIG. 3, which is an embodiment of the present invention. Although the manufacturing method is simpler than the structure shown in FIG. 3, it does not completely prevent leakage current. However, if the leakage current spec is not tight, it can be used as an input / output device.
상기와 같이 이루어지는 본 발명은 서로 다른 데이터 레벨 간의 상호 인터 페이스시 발생하는 입/출력 허용 문제 해결을 위한 구조로 그 제작이 간단하며 종래 개발된 150개 이상의 부트스트랩 회로를 사용하는 것보다 입/출력 회로가 차지하는 면적을 줄일 수 있어 전체적인 칩 사이즈 감소 효과를 얻을 수 있다.The present invention made as described above is a structure for solving the input / output tolerance problem occurring at the mutual interface between different data levels, the production is simple, and input / output than using the conventionally developed more than 150 bootstrap circuit The area taken up by the circuit can be reduced, resulting in an overall chip size reduction.
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