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KR0149503B1 - 메모리 카트리지 - Google Patents

메모리 카트리지 Download PDF

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Publication number
KR0149503B1
KR0149503B1 KR1019900702653A KR900702653A KR0149503B1 KR 0149503 B1 KR0149503 B1 KR 0149503B1 KR 1019900702653 A KR1019900702653 A KR 1019900702653A KR 900702653 A KR900702653 A KR 900702653A KR 0149503 B1 KR0149503 B1 KR 0149503B1
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KR
South Korea
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data
ram
signal
data processing
processing apparatus
Prior art date
Application number
KR1019900702653A
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KR920700431A (ko
Inventor
사또루 오까다
Original Assignee
야마우찌 히로시
닌텐도가부시키가이샤
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Filing date
Publication date
Application filed by 야마우찌 히로시, 닌텐도가부시키가이샤 filed Critical 야마우찌 히로시
Publication of KR920700431A publication Critical patent/KR920700431A/ko
Application granted granted Critical
Publication of KR0149503B1 publication Critical patent/KR0149503B1/ko

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Abstract

메모리 카트리지는 CPU를 포함한 휴대용 전자게임기와 같은 D 처리장치에 착탈 가능하게 장착되고 프로그램 ROM 및 뱅크 전환회로를 포함하고 그 뱅크 전환회로는 외부 RAM을 포함한다.
외부 RAM은 전지에 의해서 백업 된다.
프로그램 ROM에는 제1의 키 데이터 및 제2의 키 데이터가 미리 입력되어 있다. 전원이 투입된후 전원전압이 일정치에 달하면 리세트신호가 출력된다.
제1의 키 데이터가 프로그램 ROM에서 읽혀지고 또 리세트 신호가 있을때 외부 RAM이 CPU에 의해서 액세스 될수 있도록 된다.
제2의 키 데이터가 프로그램 ROM에서 읽혀졌을때 그것 이후, CPU의 외부 RAM에 대한 액세스가 금지된다.

Description

[발명의 명칭]
메모리 카트리지
[발명의 상세한 설명]
[기술분야]
본 발명은 메모리 카트리지에 관한 것으로, 특히 마이크로프로세서를 포함하는 데이터 처리장치에 착탈 자유롭게 장착되고 또 백업 전원에 의해서 백업되는 외부 RAM을 포함하는 메모리 카트리지에 관한 것이다.
[종래기술]
예를들면 소화 63년(1988) 10월 12일자로 출원공고된 일본 특개소 63-245535 호에는 가정용 비디오 게임기와 같은 데이터 처리장치에 대해서 착탈 자유로운 메모리 카트리지가 개시되어 있다.
이 종래기술에 있어서는 메모리 카트리지에 RAM을 설치하고 그 RAM을 전지에 의해서 백업하도록 하고 있다.
이와같은 외부 RAM을 가진 외부 메모리 카트리지에 있어서, 제7도에 나타낸 전압불안정기간(T1) 또는 (T2)에서 RAM에 데이터가 입력되면 그 데이터가 파괴되어 버리는 것이 있다.
통상 이기간(T1) 또는 (T2)에서는 데이터 처리장치에서 파워 온(또는 파워 오프)리세트가 작동되기 때문에 외부 RAM에서의 액세스는 할수 없지만 파워 온(또는 파워 오프)리세트 작동기간과 제7도에 나타낸 전압불안정 기간(T1)(또는 T2)을 벗어났을 경우, 전압 불안정기간(T1) 또는 (T2)에 외부 RAM이 액세스 되는것이 있다.
왜냐하면 데이터 처리장치의 전원이 어느정도 이상이 된다면 리세트 상태는 해제되어 외부 RAM에서의 액세스도 가능하게 되지만 그리세트 상태의 해제는 반드시 전원전압이 정상작동에 필요한 전압으로 된다고는 한정할수 없기 때문이다.
이때의 동작이 또 다시 외부 RAM에서의 입력동작이 있었을때 데이터가 파괴되어 버리는 것이다.
이와같은 문제를 해결하는 방법으로서 데이터 처리장치의 전원전압을 엄밀하게 감시하고 그 전원전압이 정상동작 가능한 크기로 안정하고 있을 때에만 파워 온(파워 오프)리세트를 해제하는 방법도 있다.
그런데 이와같은 전원전압 감시회로를 설치하기 위해서는 여분의 부품이 필요하고 따라서 시스팀으로서 고가품이 되어 버린다.
[발명의 개요]
따라서, 본 발명의 주된 목적은 간단한 방법으로 외부 RAM으로의 데이터의 원하지 않는 기입 또는 소거를 방지할수 있는 메모리 카트리지를 제공하는데 있다.
본 발명은 데이터 처리장치에 착탈 자유롭게 장착시킬수 있는 메모리 카트리지로서, 외부 RAM, 외부 RAM 에서 액세스 가능한 것을 나타낸 제1의 키 데이터를 발생하도록 미리 프로그램되어 있는 프로그램 ROM, 프로그램 ROM에서 읽어낸 제1의 키 데이터를 보유하기 위한 보유수단 및 보유수단에 의해서 제1의 키 데이터가 보유되어 있을때 데이터 처리장치에서의 선택신호에 따라서 외부 RAM을 능동화하는 제어수단을 구비하는 메모리 카트리지이다.
프로그램 ROM에서 읽어낸 데이터가 보유수단에서 보유된다.
그 데이터가 제1의 데이터이외의 데이터일때 제어수단은 데이터 처리장치에서 외부 RAM의 액세스가 없는 선택을 허용하지 않는다.
그리고 보유수단에 보유된 데이터가 제1의 키 데이터일때 데이터 처리장치에서의 선택신호에 응답하여 제어수단에 의해서 선택신호가 외부RAM에 부여되고 그것에 의해서 외부RAM이 액세스 가능하게 된다.
본 발명에 의하면 프로그램 ROM에서 키 데이터를 읽어냈을 때만 데이터 처리 장치가 외부 RAM에서 액세스 가능하게 되기 때문에 외부 RAM데이터의 원하지 않는 기입과 소거를 방지할수 있다.
즉 전원전압이 불안정한 상태로 프로그램 ROM의 키 데이터를 판독하는 스탭을 통과하는 확률은 대단히 작고 결과적으로 전원전압이 안정된 기간에만 외부 RAM이 선택되어 액세스 가능하게 된다.
본 발명의 전술한 목적 및 그외의 목적, 특징, 국면 및 이점은 첨부도면에 관련하여 행하여지는 이하 실시예의 상세한 설명에서 한층 분명하게 될것이다.
[도면의 간단한 설명]
제1도는 본 발명의 실시예인 뱅크 전환회로를 나타낸 회로도이다.
제2도는 본 발명이 적용될 수 있는 게임장치의 일예를 나타낸 사시도이다.
제3도는 제2도 실시예의 전체구성을 나타낸 블록도이다.
제4도는 제3도에 나타낸 CPU 코어의 어드레스 공간을 나타낸 메모리 설명도이다.
제5도는 프로그램 ROM의 일부를 나타낸 도해도이다.
제6도는 본 실시예의 동작을 나타낸 흐름도이다.
제7도는 데이터 처리장치 본체의 전원전압 상태를 나타낸 도해도이다.
[발명을 실시하기 위한 최량의 형태]
제2도는 본 발명이 적용될수 있는 휴대용 액정게임장치의 일예를 나타낸 사시도이다.
단 본 발명은 이와같은 휴대용 액정게임장치만이 아니고 본체에 착탈 자유롭게 장착되는 메모리 카트리지이고 백업전지에 의해서 백업되는 RAM을 내장하는 모든 메모리 카트리지에 적용가능하다는것을 미리 지적해둔다.
이 휴대용 액정게임장치(이하 단지 게임장치 라고 한다)(10)는 본체(12)를 포함하여, 그본체(12)의 상면에는 도트매트릭스 방식에 따라서 표시 세그먼트가 도트배열된 LCD 패널(14)이 설치되어 진다.
이 본체(12)의 안쪽면 상부에는 도시하지 않는 삽입구가 설치되고 그 삽입구에는 제2도에서 2점쇄선으로 나타낸 바와같이 메모리 카트리지(16)가 착탈 자유롭게 장착된다.
그리고 이 메모리 카트리지(16)에는 프로그램ROM이 내장되고 이 프로그램ROM에는 게임프로그램 데이터가 미리 기억된다.
따라서 메모리 카트리지(16)가 게임장치(10)의 본체(12)에 장착되면 게임프로그램이 실행되고 LCD 패널(14)상에 게임을 위한 화상이 표시된다.
그리고 본체(12)의 상면에는 그와 같이하여 LCD패널(14)에 표시된 게임 캐랙터를 이동시키거나 할때 조작하는 +자키 스위치(18)가 설치된다.
이 +자키는 4개의 방향 지시부를 가지고 그 어느것인가를 눌러서 게임 캐랙터를 상 또는 하, 혹은 좌 또는 우로 움직일수가 있다.
제3도를 참조하여 전술한 메모리 카트리지(16)는 32핀 커넥터(20)에 의해서 본체(12)내에 내장된 CPU(22)에 접속된다.
CPU(22)는 CPU코어(24)를 포함하고 이 CPU코어(24)가 컨트롤버스(26a), 어드레스 버스(26b) 및 데이터버스(26c)에 의해서 32핀 커넥터(20)에 접속된다.
그 때문에 메모리 카트리지(16)가 장착되었을때 CPU코어(24)와 메모리 카트리지(16)가 접속된다.
CPU코어(24)에는 또한 포트(27)를 통해서 제2도에 나타낸 +자 키스위치(18) 등의 키 매트릭스가 접속된다.
그리고 CPU코어(24)에 관련하여 내부 RAM(워킹RAM)(28) 및 내부 ROM(30)이 설치된다.
내부 ROM(30)은 메모리 전환회로(32)에 의해서 선택되어 질때만 CPU코어(24)에 의해서 액세스된다.
CPU코어(24)는 DMA컨트롤러(34)의 제어하에서 라인버퍼(36)를 통해서 LCD컨트롤러(38)에 표시데이터 출력한다.
그리고 LCD컨트롤러(38)는 LCD표시 RAM인터페이스(40)를 통해서 표시 RAM(42)에 접속된다.
표시 RAM(42)은 표시하지 않았지만 캐랙터 RAM 및 VRAM을 포함한다.
따라서 LCD컨트롤러(38)는 CPU코어(24)에서 출력된 표시데이터를 표시 RAM(42)에서의 LCD드라이브 신호로 변환한다.
즉 CPU코어(24)에서의 표시데이터가 캐랙터 RAM 및 VRAM의 어드레스를 지정하고 캐랙터 RAM 및 VRAM 에서는 캐랙터(또는 오브젝트)신호 및 백그라운드(배경)신호가 출력되고 각각의 신호가 LCD컨트롤러(38)에 의해서 합성되고 LCD 드라이브 신호로 된다.
그리고 이 LCD드라이브신호는 LCD 드라이브신호 버퍼(44)를 통해서 LCD콤먼 드라이버(46) 및 LCD 세그먼트 드라이버(48)에 부여된다.
따라서 LCD 콤먼드라이버(46) 및 LCD세그먼트드라이버(48)에 의해서 LCD코어(24)에서의 표시데이터에 따른 화상이 LCD패널(14)상에 표시된다.
또 휘도 볼륨(50)은 LCD버퍼 앰프(52)에 접속되고 따라서 휘도 볼륨(50)을 조작함에 따라서 LCD패널(14)상의 휘도를 조정할 수 있다.
앞서 설명한 바와같이 본 발명에 따른 메모리 카트리지(16)는 데이터 처리장치 즉 CPU(22)에 대해서 착탈 자유롭게 장착된다.
메모리 카트리지(16)는 CPU(22)의 CPU코어(24)를 작동시키기 위한 프로그램 데이터를 기억하는 프로그램ROM(54)을 포함한다.
이 프로그램ROM(54)은 예를들면 2M 비트의 메모리 영역을 가진다.
메모리 카트리지(16)는 또한 프로그램ROM(54)의 뱅크를 전환하기 위해 뱅크 전환회로(56)를 가지고 그 뱅크 전환회로(56)에는 외부 RAM(58)이 포함된다.
단 이 외부 RAM(58)은 뱅크 전환회로(56)와 별도로 설치해도 좋다.
그리고 뱅크 전환회로(56) 즉 외부 RAM(58)에는 예를들면 리튬전지와 같은 전지(60)에서의 백업 전원이 인가된다.
즉 전지(60)에서의 전압은 순방향의 다이오드(62a)를 통해서 외부 RAM(58)에 인가된다.
그런데 외부 RAM(58)에서는 또한 본체측에서의 전압(Vcc)이 다이오드(62a)의 역바이어스 전압 이하일때만 외부 RAM(58)을 인가시킨다.
CPU코어(24)에 접속된 컨트롤버스(26a), 어드레스버스(26b) 및 데이터 버스(26c)가 커넥터(20)를 통해서 메모리 카트리지(16)의 프로그램 ROM(54) 및 뱅크 전환회로(56)에 접속시킨다.
또 CPU(22)에 관련하여 제2도에 나타낸 바와같이 본체(12)에는 전원스위치(64)가 설치되고 이 전원스위치(64)를 통해서 전원(Vcc)이 인가된다.
그 전원(Vcc)에는 리세트회로(66)가 접속되고 이 리세트회로(66)를 거친 전원(Vcc)이 소정레벨 이하일때 CPU코어(24)는 리세트신호를 출력하여 모든 회로를 불 능동화한다.
그리고 이 리세트회로(66)에서의 전압 즉 전원전압(Vcc)이 소정레벨로 되었을때 CPU 코어(24)는 그 리세트 상태를 해제하여 전체를 능동화한다.
CPU 코어(24)의 어드레스 공간은 제4도에 나타낸 바와같이 어드레스 0000H에서 어드레스 DFFFH까지이다.
단 H는 16진수인 것을 나타낸다.
어드레스 000H - 7FFFH가 메모리 카트리지(16)의 프로그램 ROM(54)에 할당되어진다.
그리고 어드레스 8000H - 9FFFH가 표시 RAM(42)에 할당되고 어드레스 A000H - BFFH가 외부 RAM(58)에 할당되고 어드레스 C000H - DFFFH가 메모리 카트리지(16)의 프로그램 ROM(54)에 할당되고 있다.
그리고 어드레스 8000H - 9FFFH가 표시 RAM(42)에 할당되고 어드레스 A000H - BFFFH가 외부 RAM(58)에 할당되고 어드레스 C000H - DFFFH가 내부 RAM(30)에 할당되어 진다.
본 실시예에서는 외부 RAM(58)은 2048비트(=512 × 4비트)이기 때문에 실제로는 CPU 코어(24)의 어드레스 공간 A000H - AlFFH가 외부 RAM(58)을 위해서 사용된다.
또 프로그램 ROM(54)은 전술한 바와같이 24M 비트(=16K 바트 × 16)이기 때문에 뱅크 전환회로(56)에 의해서 뱅크(1)에서 부터 뱅크(15)까지의 합계(15) 뱅크가 적절히 선택하여 사용된다.
프로그램 ROM(15)을 위한 어드레스 000H - 3FFFH는 상주 에리어로서 사용되는 이른바 홈뱅크이다.
제1도를 참조하여 뱅크 전환회로(56)는 전술한 바와같이 외부 RAM(58)을 포함한다.
이 외부 RAM(58)의 어드레스 입력(A0 - A8)에는 CPU코어(24)의 어드레스버스(26b)의 어드레스 비트(A0 - A8)가 커넥터(20)을 통해서 접속된다.
단 리세트신호 / RES(/는 반전기호이다. 이하같음)가 1일때에만 AND게이트를 통해서 어드레스 데이터가 외부 RAM(58)에 부여된다.
리세트 신호 / RES 는 전술한 바와같이 리세트회로(66)에서의 전압 즉 전원전압(Vcc)이 소정레벨에 도달할때 가지는 0이고 전압안정기간(제6도의 T3)일때 1로 된다.
전술한 리세트신호 / RES 는 또한 제1레지스터(Reg 0)(68)의 크리어입력, 제2 레지스터(Reg 1)(70)의 크리어입력 및 AND 게이트(72-82) 각각의 한쪽 입력으로서 주어진다.
전술한 CPU코어(24)의 데이터버스(26c)의 하위 4비트(D0 - D3)는 커넥터(20)를 통해서 제1레지스터(68), 제2레지스터(70) 및 외부 RAM(58) 각각의 데이터입력(D0 - D3)에 부여된다.
제1레지스터(68)는 프로그램 ROM(54)에서의 키 데이터를 스토어하기 위한 레지스터이고, 그리고 제2레지스터(70)는 프로그램ROM(54)의 뱅크 선택 데이터를 스토어하기 위한 레지스터이다.
제1레지스터(68)의 출력(Q0 - Q3)은 4입력 AND게이트(84) 각각의 입력으로서 부여된다.
이때 출력(Q0) 및 (Q2)만이 반전되고 AND게이트(84)에 부여된다.
그리고 AND게이트(84), 출력은 AND게이트(74) 및 (76)의 출력 각각의 반전과 함께 3입력 AND, AND게이트(86)의 출력이 전술한 AND게이트(72)의 다른쪽 입력이 부여된다.
또 AND 게이트(74)의 다른쪽 입력에는 CPU코어(24)에서의 칩 셀렉터신호 / CS 가 커넥터(20)를 통해서 부여된다.
이 칩 셀렉터신호 / CS 는 CPU코어(24)가 외부 RAM(58)을 엑세스할때에 CPU코어(24)에서 출력된다.
또 전술한 AND게이트(76) 및 (78) 각각의 다른쪽 입력에는 CPU(24)의 어드레스버스(26b)의 상위 2비트(Al4) 및 (Al5)가 커넥터(20)를 통해서 각각 부여된다.
이들 AND게이트(76) 및 (78) 각각의 출력은 반전되고 각각이 4입력의 NAND 게이트(88) 및 (90) 각각의 입력으로서 부여된다.
AND게이트(76)의 출력은 또한 AND게이트(92-100) 각각의 한쪽 입력으로 부여된다.
그리고 AND게이트(78)의 출력은 또한 반전되고 NAND 게이트(102)의 한쪽 입력으로 부여된다.
AND게이트(80)의 다른쪽 입력에는 CPU코어(24)에서의 기입신호/WR 이 커넥터(20)를 통해서 부여되고 AND게이트(82)에는 CPU코어(24)에서의 판독 신호/RD 가 커넥터(20)를 통해서 부여된다.
그리고 AND게이트(80)의 출력은 반전되고 NAND게이트(88) 및 (90) 각각의 한입력으로서 부여되는 동시에 외부 RAM(58)의 입력신호/WR 로서 부여된다.
또한 AND게이트(82)의 출력은 반전되고 전술한 NAND게이트(102)의 다른쪽 입력으로 부여되고 이 NAND게이트(102)의 출력은 프로그램ROM(54)을 선택하기 위한 선택신호 ROM/CS 로 된다.
그리고 전술한 NAND게이트(88)의 출력은 제1레지스터(68)의 클럭 입력으로서 부여되고 NAND게이트(90)의 출력은 제2레지스터(70)의 클럭 입력으로서 부여된다.
제2레지스터(70)의 반전출력/Q0 -/Q3 이 4입력 AND게이트(104) 각각의 입력으로 부여된다.
그리고 AND게이트(104)의 출력은 전술한 AND게이트(94)의 다른입력으로 부여되고 AND게이트(92)의 다른입력에는 제2레지스터(70)에서의 출력(Q0)이 부여된다.
이들 AND게이트(92) 및 (94)의 출력은 OR게이트(106)를 거쳐서 프로그램 ROM(54)을 위한 어드레스 비트ROM(A14)으로 된다.
그리고 AND게이트(94)(98) 및 (100) 각각의 다른쪽 입력에는 제2레지스터(70)의 출력 Q1, Q2 및 Q3 가 부여되고 각각의 출력은 프로그램ROM(54)의 어드레스 비트ROM(Al5), ROM(Al6) 및 ROM(Al7)로 된다.
따라서 이들 AND게이트(96-100)는 프로그램ROM(54)의 상주 에리어의 어드레스 4000H이상의 어드레스 데이터 즉 뱅크(1) - 뱅크(15)의 지정 데이터를 발생한다.
제5도에 나타낸 바와같이 프로그램 ROM(54)에는 임의의 프로그램 어드레스에 외부 RAM(58)의 키를 열기위한 프로그램을 스토어하는 프로그램 스텝(PS2)을 포함한다.
프로그램스템(PS1)은 예를들면 LDA0101(어큐뮬레이터에 데이터 101을 로드하시오)과 LDReg0A(어큐뮬레이터의 데이터를 Reg0 즉 제1레지스터(68)에 로드 하시오)라는 프로그램을 포함한다.
프로그램 스텝(PS2)은 예를들면 LDA0000(어큐뮬레이터에 데이터 0를 로드하시오) 및 LDReg0A(어큐뮬레이터의 데이터를 Reg0 즉 제1레지스터(68)에 로드하시오)를 포함한다.
따라서 프로그램 ROM(54)의 프로그램 스텝(PS1)이 실행되었을때(데이터 입력(D0 - D3)에는 101이 로드된다.
따라서 제1레지스터(68)가 NAND게이트(88)에서의 래치신호를 받았을 때 제1 레지스터(68)에는 그 데이터 101이 로드되고 AND 게이트(84)의 출력이 '1로 된다.
한편 CPU코어(24)는 이때 외부 RAM(58)의 래치 셀렉트 신호 / CS 를 출력하고 있기 때문에 어드레스 비트(Al4)가 0으로 되었을때 즉 내부 RAM에서 외부 RAM(58)로 전환되었을 때, 후속 AND게이트(86)에서 1이 출력되고 그 출력이 AND게이트(72)에 부여된다.
이 AND게이트(72)의 다른쪽 입력에는 전술한 바와같이 전원전압(Vcc)이 불안정한 기간에 0으로 되고 또 전원전압(Vcc)이 안정되었을 때 1로 되는 리세트 신호 /RES 가 부여된다.
따라서 AND 게이트(72)는 전원전압이 안정되었을 때 외부RAM(58)의 칩 셀렉트 신호 RAM CS 를 외부 RAM(20)에 부여한다.
이와같이하여 프로그램 ROM(54)에서 제1레지스터(68)에 키를 열기위한 데이터 예를들면 101이 로드되고 또 전원전압이 안정되었을 때 외부 RAM(58)이 선택된다.
또 제1의 키 데이터로서는 101이외에서 임의의 데이터가 이용가능하다.
또 프로그램ROM(54)의 프로그램스텝(PS2)이 실행되었을때 제1레지스터(68)에는 데이터 0이 스토어된다.
따라서 AND게이트(84)의 출력은 0이고 그 때문에 AND게이트(86)의 출력도 0으로 되고 AND게이트(72)의 출력 즉 외부 RAM선택신호 RAMCS 는 0으로 유지된다.
따라서 프로그램ROM(54)의 프로그램 스텝(PS2)을 실행한후 외부 RAM(58)은 이미 액세스할수 없다.
이와같이 해서 프로그램스텝(PS2)은 외부 RAM(58)의 키를 닫는다.
또 0이외의 임의의 데이터가 키를 닫기위한 제2의 키데이터로서 이용되어도 좋다.
제6도를 참조하여 전원스위치(64)(제2도 및 제3도)가 투입되면 CPU코어(24)는 리세트회로(66)에서의 출력전압이 소정레벨에 달할때까지 스텝(S1) 에서 파워온 리세트 상태로 한다.
그리고 계속하여 스텝(S2)에서 프로그램 ROM(54)의 프로그램을 실행하고 그 프로그램을 기초로하여 적절한 데이터 처리를 행한다.
그리고 스텝(S3)에서는 먼저 설명한 프로그램 스텝(PS1)을 실행하여 외부 RAM(58)의 키를 연다.
그리고 CPU코어(24)는 다음의 스텝(S4)에서 외부 RAM(58)에서의 데이터 입력을 행하고 스텝(S5)에서의 그 기입종료가 검출되면 계속하여 스텝(S6)에서 CPU코어(24)는 먼저 설명한 프로그램스텝(PS2)을 실행한다.
그것에 따라 외부 RAM(58)의 키가 닫혀진다.
그후 스텝(S7)에서 적절한 다른 프로그램 처리를 실행하고 전원스위치(64)의 오프에 의해서 종료한다.
이와같이 하여 CPU코어(24)는 프로그램ROM(54)의 프로그램 스텝(PS1) 즉 스텝(S3) 및 프로그램 스텝(PS2) 즉 스텝(S6)을 실행하고 외부 RAM(58)의 키를 개폐하고 그 기간만큼 외부 RAM(58)을 액세스하여 데이터의 입력 또는 판독을 행할수 있다.
또 본 발명은 전술한 실시예와 같은 게임장치로서만이 아니고 백업된 외부 RAM을 가진 외부메모리를 장착하는 형식의 임의 데이터 처리장치에 적용가능하다.
본 발명이 상세하게 설명하여 도시했지만 그것은 단지 도해 및 한예로서 이용한 것이고 한정하다고 이해해서는 안되는 것은 분명하고 이 발명의 정신 및 범위 첨부된 크레임의 문언에 의해서만 한정된다.

Claims (13)

  1. 복수개의 메모리 중 하나에 선택 신호를 인가함으로써 선택 및 능동화할 수 있는 데이터 처리장치에 착탈가능하게 부착되는 메모리 카트리지에 있어서, 상기 데이터 처리장치에서 생성된 데이터를 저장하는 임의접근 메모리(RAM); 상기 데이터 처리장치에 의해 실행가능한 프로그램을 저장하고 상기 데이터 처리장치가 상기 RAM에 접근하는 것을 허용해주는 제 1 키 데이터를 저장하기 위한 판독 전용 메모리(ROM); 상기 프로그램에 따라 상기 데이터 처리장치에 의해 ROM으로 부터 판독된 데이터를 수용하여 보유하는 보유수단; 상기 ROM으로부터 판독되어 상기 보유수단에 의해 보유된 데이터가 제 1 키 데이터를 포함할 때 제 1 키 검출신호를 생성하기 위한 키 검출수단; 및 상기 ROM을 능동화하기 위한 ROM 선택신호가 상기 데이터 처리장치에 의해 인가되지 않을 때 상기 제 1 키 검출신호에 따라 상기 RAM을 능동화하는 RAM 선택신호를 생성하기 위한 제어수단으로 구성되는 것을 특징으로 하는 메모리 카트리지.
  2. 제2항에 있어서, 상기 ROM은 상기 데이터 처리장치가 상기 RAM에 접근하는 것을 금지하기 위한 제 2 키 데이터를 저장하고; 상기 데이터 처리장치에 의해 판독되고 상기 보유수단에 의해 보유된 데이터가 상기 제 2 키 데이터를 포함할 때 상기 키 데이터 검출수단이 제 2 키 검출신호를 생성하고; 상기 제어 수단은 상기 키 검출수단에 의해 상기 제 2 키 검출신호가 생성될 때 상기 데이터 처리장치가 상기 RAM으로 접근하는 것을 막기 위한 상기 RAM 선택신호의 생성을 금지하는 것을 특징으로하는 메모리 카트리지.
  3. 제1항 또는 제2항에 있어서, 상기 데이터 처리장치가 기록신호를 생성하고 상기 RAM 선택신호가 생성될 때, 상기 RAM으로의 데이터 기록이 가능한 것을 특징으로하는 메모리 카트리지.
  4. 제3항에 있어서, 상기 데이터 처리장치가 판독신호를 더 생성하고 RAM 선택신호가 생성될 때, 상기 RAM으로부터의 데이터 판독이 가능한 것을 특징으로하는 메모리 카트리지.
  5. 제1항내지 제4항 중 어느한 항에 있어서, 상기 데이터 처리장치가 파워 온된 후 인가된 전압이 안정되는 경우에 상태 신호를 생성하고; 상기 제어수단은 비활성 ROM 선택신호, 상기 RAM 선택신호 및 상기 상태신호에 따라 상기 RAM을 능동화시키는 것을 특징으로하는 메모리 카트리지.
  6. 기록신호, 판독신호, 어드레스 신호 및 프로그램의 실행에 필요한 실행 데이터를 생성하며, 데이터 처리장치에 착탈가능하게 부착되는, 메모리 카트리지에 있어서, 상기 데이터 처리장치로부터 공급되는 데이터를 수용하는 데이터 입력단자; 상기 데이터 처리장치로부터 공급되는 어드레스신호를 수용하는 어드레스 입력단자; 상기 데이터 입력단자와 연결된 데이터 입력단과 상기 어드레스 입력단자와 연결된 어드레스 입력단을 갖는 임의 접근 메모리(RAM); 상기 데이터 처리장치에 의해 실행되는 프로그램을 저장하고 상기 데이터 처리장치를 상기 RAM으로 접근할 수 있도록 허용하는 제 1 키 데이터를 저장하기 위한 판독전용 메모리(ROM); 상기 실행데이터에 따라 상기 데이터 처리장치에 의해 ROM으로부터 판독된 데이터를 수용하여 보유하기 위해 상기 데이터 입력단자에 연결된 보유수단; 상기 ROM으로부터 판독되어 상기 보유수단에 의해 보유된 데이터가 상기 제 1 키 데이터를 포함할 때 제 1 키 검출신호를 생성하는 키 검출수단; 및 상기 ROM을 능동화하기 위한 ROM 선택신호가 상기 데이터 처리장치에 의해 인가되지 않을 때 상기 제 1 키 검출신호에 따라 상기 RAM을 능동화하는 RAM 선택신호를 생성하며 이때 상기 RAM에의 데이터 기록이 상기 검출 출력 신호와 상기 기록 신호에 따라 능동화되는 제어수단으로 구성되는 것을 특징으로하는 메모리 카트리지.
  7. 제6항에 있어서, 상기 RAM으로부터의 데이터 판독이 상기 검출 출력 신호 및 상기 판독 신호에 따라 능동화되는 것을 특징으로하는 메모리 카트리지.
  8. 제7항에 있어서, 출력신호가 비활성이면 상기 RAM으로부터의 데이터 판독이 상기 금지되며, ROM으로부터의 데이터 판독은 상기 ROM 선택신호와 상기 판독 신호에 따라 능동화되는 것을 특징으로 하는 메모리 카트리지.
  9. 제6항 내지 제8항중 어느한 항에 있어서, 상기 ROM이 상기 데이터 처리장치의 RAM으로의 접근을 금지시키는 제 2 키 데이터를 저장하고; 상기 데이터 처리장치에 의해 ROM으로부터 판독되고 상기 보유수단에 의해 보유된 데이터가 상기 제 2 키 데이터를 포함할 때 상기 키 검출수단이 제 2 키 검출신호를 생성하고; 상기 제어수단이 상기 제 2 키 검출신호에 따라 상기 RAM을 억제하는 것을 특징으로하는 메모리 카트리지.
  10. 제6항 내지 제9항중 어느한 항에 있어서, 상기 어드레스 입력 단자들이 복수개의 어드레스 신호선에 연결되어 있고, 상기 ROM이 각각 상기 어드레스 입력단자의 많은 라인에 의해 번지지정 가능한 메모리 영역을 갖는 복수개의 메모리 뱅크를 포함하고, 상기 어드레스 신호들이 상기 어드레스 입력단자의 하부 어드레스에 인가되고 뱅크 선택 데이터가 상기 번지 입력 단자의 상부 어드레스에 인가되며; 상기 뱅크 선택 데이터를 보유하기 위한 뱅크 선택 데이터; 상기 뱅크 선택 데이터 보유수단이 상기 데이터 처리장치에 의해 번지지정되었을 때 상기 어드레스 입력단자에 인가된 뱅크 선택 데이터를 상기 뱅크 선택 데이터 보유수단에 기록하는 기록 수단; 상기 뱅크 선택 보유수단에 의해 보유된 벵크 선택 데이터를 상기 ROM의 상부 어드레스로 공급하는 뱅크 선택 데이터 공급수단으로 구성되는 것을 특징으로하는 메모리 카트리지.
  11. 제10항에 있어서, 상기 뱅크 선택 데이터가 상기 ROM에 저장되고 상기 데이터 처리장치를 통해 인가되는 것을 특징으로하는 메모리 카트리지.
  12. 제6항 내지 제11항중 어느한 항에 있어서, 상기 데이터 처리장치가, 파워 온된 후 인가된 전압이 안정될 때 상태 신호를 더 생성하고; 상기 제어수단이 상기 비활성 ROM 선택신호, 상기 RAM 선택 신호, 상기 상태 신호에 따라 RAM을 능동화시키는 것을 특징으로하는 메모리 카트리지.
  13. 제6항 내지 제12항 중 어느한 항에 있어서, 상기 메모리 카트리지가 상기 데이터 처리장치에 부착되면 전원이 공급되고; 상기 RAM에 백업 전력을 공급하는 전지; 전원이 상기 데이터 처리장치로부터 상기 RAM으로 공급는 경우에는 전지로부터 RAM으로의 전력을 차단하고, 상기 데이터 처리장치로부터 상기 RAM으로 전원이 공급되지 않는 경우에는 상기 전지의 전력이 데이터 처리장치로 공급되는 것을 차단하면서 상기 전지로부터의 전력을 상기 RAM으로 공급하는 스위칭 수단으로 구성되는 것을 특징으로하는 메모리 카트리지.
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