KR0147470B1 - I / O buffer circuit - Google Patents
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Abstract
본 발명은 퓨즈(Fuse)를 선택적으로 개폐하는 것에 의해 버퍼 회로의 드레시홀드 전압 레벨의 조정이 가능하도록 한 입,출력버퍼회로에 관한 것으로, 전원 전압 단자와 컨트롤 신호에 의해 스위칭되는 트랜지스터들 사이에 구성되는 퓨즈가 사용자의 선택에 의해 연결 또는 절단되는 것에 의해 선택적으로 하이 또는 로우 레벨의 신호를 출력하는 n개의 퓨즈회로와, 상기 n개의 퓨즈회로에서 출력되는 하이 또는 로우 레벨의 신호 조합에 따라 복수개의 출력선중 한선만을 선택하여 하이 레벨의 선택 신호를 출력하는 퓨즈조정로직부와, 상기 퓨즈조정로직부의 선택 신호에 의해 선택 구동되는 복수개의 버퍼로 구성된 버퍼부로 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input and output buffer circuit that enables the adjustment of the threshold voltage level of a buffer circuit by selectively opening and closing a fuse, and between a power supply voltage terminal and a transistor switched by a control signal. A plurality of fuse circuits for selectively outputting a high or low level signal by connecting or disconnecting a fuse configured by a user, and a plurality of fuses according to a combination of high or low level signals output from the n fuse circuits. And a buffer unit configured to select only one of the two output lines and output a high level selection signal, and a buffer unit including a plurality of buffers selectively driven by the selection signal of the fuse adjustment logic unit.
Description
제1도는 종래의 입, 출력 버퍼회로에 대한 블록구성도.1 is a block diagram of a conventional input and output buffer circuit.
제2도는 본 발명의 입, 출력 버퍼회로에 대한 회로도.2 is a circuit diagram of an input and output buffer circuit of the present invention.
제3도는 본 발명의 퓨즈 조정로직부에 대한 진리표.3 is a truth table for the fuse adjustment logic of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제1퓨즈회로 11,16,19 : 인버터10: first fuse circuit 11, 16, 19: inverter
12,22 : 제 1 PMOS 트랜지스터 17,27 : 제 2 PMOS 트랜지스터12,22: first PMOS transistor 17,27: second PMOS transistor
13,23 : 제 1 NMOS 트랜지스터 14,24 : 제 2 NMOS 트랜지스터13,23: first NMOS transistor 14,24: second NMOS transistor
18,28 : 제 3 NMOS 트랜지스터 15 : 제1퓨즈18,28: third NMOS transistor 15: first fuse
20 : 제2퓨즈회로 25 : 제2퓨즈20: second fuse circuit 25: second fuse
30 : 퓨즈조정로직부 40 : 버퍼부30: fuse control logic part 40: buffer part
본 발명은 입, 출력 버퍼회로에 관한 것으로, 특히 퓨즈(Fuse)를 선택적으로 개폐하는 것에 의해 버퍼 회로의 드레시홀드 전압 레벨의 조정이 가능하도록 한 입,출력버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to input and output buffer circuits, and more particularly, to input and output buffer circuits that enable the adjustment of the threshold voltage level of a buffer circuit by selectively opening and closing a fuse.
일반적으로 버퍼(buffer)는 데이타의 처리속도나, 처리단위 또는 데이타 처리시간이 서로 다른 두장치나 프로그램사이에서 데이타를 주고 받기 위한 목적으로 사용되는 임시 기억장소라 하며, 논리회로에서 신호의 전달을 잠시 지연시키는 역할을 하는 게이트이다.In general, a buffer is a temporary storage area used to exchange data between two devices or programs having different data processing speeds, processing units, or data processing times, and delays signal transmission in a logic circuit. It is a gate that plays a role.
이하 첨부된 도면을 참조하여 종래의 입, 출력 버퍼회로를 설명하면 다음과 같다.Hereinafter, a conventional input and output buffer circuit will be described with reference to the accompanying drawings.
제1도는 종래의 입, 출력 버퍼회로에 대한 블록 구성도이다.1 is a block diagram of a conventional input and output buffer circuit.
종래의 입, 출력 버퍼회로에 대한 구성은 제1도와 같이 입출력 장치와 프로그램 데이타를 주고받을때 중간에서 데이타를 임시로 저장하고, 각각 다르게 드레시 홀드 전압레벨이 조정이 된 제1, 2, 3, 4버퍼(buffer)(1, 2, 3, 4)와 데이타를 상기 각 버퍼(1, 2, 3, 4)에 전송하도록 하는 금속배선(5, 6, 7, 8)으로 이루어졌다.In the conventional input and output buffer circuits, as shown in FIG. 1, when data is exchanged with an input / output device, data are temporarily stored in the middle, and the threshold voltage levels are adjusted differently. It consists of four buffers (1, 2, 3, 4) and metal wires (5, 6, 7, 8) for transferring data to the respective buffers (1, 2, 3, 4).
상기와 같이 구성된 종래의 입, 출력 버퍼회로는 특정 인터페이스(interface)역할에 알맞는 버퍼를 선별하기 위해서 드레시홀드 전압레벨이 결정된 각각의 제1, 2, 3, 4버퍼(1, 2, 3, 4)중 특정 인터페이스 로직에 맞는 버퍼를 선택한다.In the conventional input and output buffer circuits configured as described above, each of the first, second, third, and fourth buffers 1, 2, 3, having a threshold voltage level determined in order to select a buffer suitable for a specific interface role. Select the buffer that matches the specific interface logic.
즉, 금속배선 5를 연결하고, 6, 7, 8을 절단하여 제1버퍼(1)의 레벨 마진에 따라 형성되는 로직을 분석하고, 같은 방법으로 제2버퍼(2), 제3버퍼(3), 제4버퍼(4)에 대한 각각의 레벨 마진에 따라 형성되는 로직분석에 의해 금속배선을 연결하고 절단하는 반복 작업을 실시하여 그들 버퍼중 상기 특정 인터페이스 로직에 맞는 한 버퍼를 결정한다.That is, the metal wiring 5 is connected, and 6, 7, and 8 are cut to analyze logic formed according to the level margin of the first buffer 1, and in the same manner, the second buffer 2 and the third buffer 3 ), A repetitive operation of connecting and cutting metal wires is performed by logic analysis formed according to each level margin for the fourth buffer 4 to determine one of the buffers that matches the specific interface logic.
상기와 같은 종래의 기술은 버퍼제조시 마스크의 수정을 통하여 금속배선을 연결하고 제거하는 시행착오를 거듭 실시하기 때문에 제품의 설계, 완성기간을 지연시키는 문제점이 있었다.The prior art as described above has a problem of delaying the design and completion period of the product because repeated trial and error of connecting and removing the metal wiring through the modification of the mask during the buffer manufacturing.
상기와 같은 문제점을 해결하기 위해 안출된 것으로, 특히 퓨즈(Fuse)를 선택적으로 개폐하는 것에 의해 버퍼 회로의 드레시홀드 전압 레벨의 조정이 가능하도록 한 입, 출력버퍼회로를 제공하는데 그 목적이 있다.It is an object of the present invention to provide an input and output buffer circuit that enables adjustment of the threshold voltage level of a buffer circuit by selectively opening and closing a fuse.
상기와 같은 목적을 달성하기 위한 본 발명의 입, 출력 버퍼회로는 전원 전압 단자와 컨트롤 신호에 의해 스위칭되는 트랜지스터들 사이에 구성되는 퓨즈가 사용자의 선택에 의해 연결 또는 절단되는 것에 의해 선택적으로 하이 또는 로우 레벨의 신호를 출력하는 n개의 퓨즈회로와, 상기 n개의 퓨즈회로에서 출력되는 하이 또는 로우 레벨의 신호 조합에 따라 복수개의 출력선중 한선만을 선택하여 하이 레벨의 선택 신호를 출력하는 퓨즈조정로직부와, 상기 퓨즈조정로직부의 선택 신호에 의해 선택 구동되는 복수개의 버퍼로 구성된 버퍼부로 이루어짐을 특징으로 한다.In order to achieve the above object, the input and output buffer circuits of the present invention are selectively high or low by a fuse formed between a power supply voltage terminal and a transistor switched by a control signal by a user's selection. N fuse circuit for outputting a low level signal and a fuse control for outputting a high level selection signal by selecting only one of a plurality of output lines according to a combination of high or low level signals output from the n fuse circuits. And a buffer portion including a direct portion and a plurality of buffers selectively driven by a selection signal of the fuse adjustment logic portion.
이하, 첨부된 도면을 참조하여 본 발명의 입, 출력 버퍼회로에 대하여 상세히 설명하면 다음과 같다.Hereinafter, the input and output buffer circuits of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 입, 출력버퍼회로에 대한 회로도이고, 제3도는 본 발명의 퓨즈조정로직부에 대한 진리표이다.2 is a circuit diagram of an input and output buffer circuit of the present invention, and FIG. 3 is a truth table of the fuse adjusting logic part of the present invention.
본 발명의 입, 출력버퍼회로에 대한 구성은 제2도와 같이 3개의 인버터(11, 16 19)와 제 1,2 PMOS 트랜지스터(12, 17)와 제 1,2,3 PMOS 트랜지스터(13, 14, 18)과 제1퓨즈(15)로 이루어져 초기값만 있는 신호를 연속적인 논리값으로 출력하는 제1퓨즈회로(10)와, 상기 제1퓨즈회로(10)와 동일한 역할과 구성을 이루는 제2퓨즈회로(20)와, 4개의 낸드(NAND)게이트와 8개의 인버터로 이루어지고, 상기 제1, 제2퓨즈회로(10, 20)의 논리값을 조합으로 구성하여 출력선을 선택하는 퓨즈조정로직부(30)와, 각기 다른 드레시홀드 전압레벨이 조정된 4개의 버퍼로 이루어져 상기 퓨즈조정로직부(30)에서 선택된 출력선에서 연결된 버퍼만 동작되도록하는 버퍼부(40)로 이루어진다.The configuration of the input and output buffer circuits of the present invention includes three inverters 11 and 16 19, first and second PMOS transistors 12 and 17, and first and second and third PMOS transistors 13 and 14 as shown in FIG. 18 and the first fuse 15 to output a signal having only an initial value as a continuous logic value, and a first fuse circuit 10 having the same role and configuration as the first fuse circuit 10. A fuse composed of two fuse circuits 20, four NAND gates and eight inverters, and a combination of logic values of the first and second fuse circuits 10 and 20 to select an output line. The control logic section 30 and four buffers having different threshold voltage levels are adjusted, and the buffer section 40 is configured to operate only a buffer connected to the output line selected by the fuse control logic section 30.
상기와 같은 제 1,2 퓨즈회로(10)(20)의 상세 구성은 다음과 같다.The detailed configuration of the first and second fuse circuits 10 and 20 as described above is as follows.
먼저, 제 1 퓨즈 회로(10)는 전원 전압 단자에 한쪽이 연결되는 제 1 퓨즈(15)와, 인버터(11)에 의해 반전된 컨트롤 신호가 게이트로 입력되고 소오스가 제 1 퓨즈(15)의 다른 한쪽에 연결되는 제 1 PMOS 트랜지스터(12)와, 컨트롤 신호가 게이트로 입력되고 제 1 PMOS 트랜지스터(12)의 직렬 연결되어 소오스가 제 1 PMOS 트랜지스터(12)의 드레인과 출력 단자에 공통으로 연결되는 제 1 NMOS 트랜지스터(13)와, 게이트에 전원 전압이 인가되어 제 1 NMOS 트랜지스터(13)에 직렬연결되는 제 2 NMOS 트랜지스터(14)와, 직렬연결된 제 1 PMOS, 제 1 NMOS 트랜지스터(12)(13)의 출력 단자에 직렬연결되는 제1,2 인버터(16)(19)와, 소오스가 제 1 PMOS 트랜지스터(12)의 소오스와 공통으로 제 1 퓨즈(15)의 다른 한쪽에 연결되고 게이트가 제 1 인버터(16)의 출력단에 연결되는 제 2 PMOS 트랜지스터(17)와, 상기 제 2 PMOS 트랜지스터(17)에 직렬연결되고 게이트가 제 1 인버터(16)의 출력단에 연결되는 제 3 NMOS 트랜지스터(18)를 포함하여 구성된다.First, the first fuse circuit 10 includes a first fuse 15 connected to a power supply voltage terminal, a control signal inverted by the inverter 11, and a source of the first fuse 15. The first PMOS transistor 12 connected to the other side and the control signal are input to the gate and connected in series with the first PMOS transistor 12 so that the source is commonly connected to the drain and the output terminal of the first PMOS transistor 12. The first NMOS transistor 13, the second NMOS transistor 14 connected in series with the first NMOS transistor 13 by applying a power supply voltage to the gate, and the first PMOS and first NMOS transistor 12 connected in series. First and second inverters 16 and 19 connected in series with the output terminal of 13 and the source are connected to the other side of the first fuse 15 in common with the source of the first PMOS transistor 12 and the gate A second PMOS transistor 17 connected to the output terminal of the first inverter 16, And a third NMOS transistor 18 connected in series with the second PMOS transistor 17 and whose gate is connected to the output terminal of the first inverter 16.
그리고 제 2 퓨즈회로(20)는 전원 전압 단자에 한쪽이 연결되는 제2퓨즈(25)와, 인버터(21)에 의해 반전된 컨트롤 신호가 게이트로 입력되고 소오스가 제2퓨즈(25)의 다른 한쪽에 연결되는 제 1 PMOS 트랜지스터(22)와, 컨트롤 신호가 게이트로 입력되고 제 1 PMOS 트랜지스터(22)의 직렬 연결되어 소오스가 제 1 PMOS 트랜지스터(22)의 드레인과 출력 단자에 공통으로 연결되는 제 1 NMOS 트랜지스터(23)와, 게이트에 전원 전압이 인가되어 제 1 NMOS 트랜지스터(23)에 직렬 연결되는 제 2 NMOS 트랜지스터(24)와, 직렬연결된 제 1 PMOS, 제 1 NMOS 트랜지스터(22)(23)의 출력 단자에 직렬연결되는 제 1,2 인버터(26)(29)와, 소오스가 제 1 PMOS 트랜지스터(22)의 소오스와 공통으로 제2퓨즈(25)의 다른 한쪽에 연결되고 게이트가 제 1 인버터(26)의 출력단에 연결되는 제 2 PMOS 트랜지스터(27)와, 상기 제 2 PMOS 트랜지스터(27)에 직렬연결되고 게이트가 제 1 인버터(26)의 출력단에 연결되는 제 3 NMOS 트랜지스터(28)를 포함하여 구성된다.In addition, the second fuse circuit 20 includes a second fuse 25 having one end connected to a power supply voltage terminal, a control signal inverted by the inverter 21 is input to the gate, and a source of the second fuse 25 is different from the second fuse 25. The first PMOS transistor 22 connected to one side, the control signal is input to the gate and the first PMOS transistor 22 is connected in series so that the source is commonly connected to the drain and the output terminal of the first PMOS transistor 22. A first NMOS transistor 23, a second NMOS transistor 24 connected in series to a first NMOS transistor 23 by applying a power supply voltage to a gate, and a first PMOS and a first NMOS transistor 22 connected in series ( The first and second inverters 26 and 29 connected in series with the output terminal of the first and second sources, and the source are connected to the other side of the second fuse 25 in common with the source of the first PMOS transistor 22 and the gate is A second PMOS transistor 27 connected to the output terminal of the first inverter 26; Group a second series-connected to the PMOS transistor 27 and the gate is configured to include a first 3 NMOS transistor 28 is connected to the output of the first inverter (26).
상기 퓨즈조정로직부(30)는 버퍼부(40)를 구성하는 버퍼의 개수와 동일한 출력선을 갖고 선택적으로 버퍼를 구동하기 위하여 여러 논리 게이트들로 구성된다.The fuse control logic unit 30 has the same output line as the number of buffers constituting the buffer unit 40 and is composed of several logic gates to selectively drive the buffer.
즉, 출력선 각각에 낸드(NAND)게이트와, 상기 낸드 게이트에 입력되는 퓨즈 회로의 출력 신호 또는 출력 구동 신호를 반전하기 위해 선택적으로 구성되는 인버터들과, 상기 낸드 게이트에서 출력되는 신호를 반전하기 위한 인버터들이 구성된다.That is, inverting a NAND gate on each output line, inverters selectively configured to invert an output signal or an output driving signal of a fuse circuit input to the NAND gate, and inverting a signal output from the NAND gate. Inverters are configured.
상기와 같이 구성된 본 발명의 입, 출력버퍼회로에 대한 동작을 설명하면 다음과 같다.Referring to the operation of the input and output buffer circuit of the present invention configured as described above are as follows.
먼저, 제1, 제2퓨즈(15, 25)가 연결된 상태에서, 제1, 제2퓨즈회로(10, 20)에 '하이'레벨의 콘트롤신호(CTL)를 입력하면 제 1 퓨즈회로(10)의 인버터(11)를 거친 '로우'신호가 제 1 PMOS 트랜지스터(12)를 도통시키고 '하이'신호가 제 1 NMOS 트랜지스터(13)를 도통시킨다.First, when the first and second fuses 15 and 25 are connected, the control signal CTL having the 'high' level is input to the first and second fuse circuits 10 and 20. The low signal through the inverter 11 conducts the first PMOS transistor 12 and the high signal conducts the first NMOS transistor 13.
이와 같이 제 1 PMOS 트랜지스터(12)가 도통되면 제1퓨즈(15)를 통해 ½ VDD가 인가되면서 인버터(16)의 입력단에는 '하이' 레벌의 신호가 걸린다(일반적으로 2.4V 이상을 '하이' 로 간주한다).As such, when the first PMOS transistor 12 is turned on, ½ V DD is applied through the first fuse 15, and a signal of a 'high' level is applied to the input terminal of the inverter 16. 'Is considered).
'하이' 레벌의 신호가 인버터(16)를 통해 '로우' 로 반전되고, 그 '로우' 신호가 제 2 PMOS 트랜지스터(17)로 궤환된다.The signal of the 'high' level is inverted to 'low' through the inverter 16, and the 'low' signal is fed back to the second PMOS transistor 17.
궤환된 '로우' 신호가 제 2 PMOS 트랜지스터(17)를 도통시켜 제1퓨즈(15)로 부터 VDD전압이 제 1 인버터(16)의 입력단으로 출력되도록 하여 해당 노드의 부족한 전압을 상승시켜 완전한 '하이' 레벨의 신호가 되도록 보상한다.The feedback 'low' signal conducts the second PMOS transistor 17 so that the V DD voltage is output from the first fuse 15 to the input terminal of the first inverter 16, thereby raising the insufficient voltage of the corresponding node. Compensate to be a 'high' level signal.
보상된 '하이' 레벨의 신호가 제 1,2 인버터(16, 19)를 거쳐 출력되어 제1퓨즈회로(10)에서는 '하이' 레벨의 신호를 출력한다.The compensated 'high' level signal is output through the first and second inverters 16 and 19 so that the first fuse circuit 10 outputs a 'high' level signal.
한편, 제1퓨즈(15)를 절단했을 경우 상기와 같은 동작으로 제 1 인버터(16)의 입력단에는 '로우' 레벨의 신호가 걸린다.On the other hand, when the first fuse 15 is cut as described above, a signal having a 'low' level is applied to the input terminal of the first inverter 16.
즉, 제1퓨즈(15)가 절단되었기 때문에 제 1 PMOS 트랜지스터(12), 제 1,2 NMOS 트랜지스터(13, 14)가 도통되어도 제 1 인버터(16)의 입력단에 '로우' 가 인가되어 제 3 NMOS 트랜지스터(18)에 '하이' 신호를 인가하고, 그 신호에 의해 제 3 NMOS 트랜지스터(18)가 도통하면서 제 2 NMOS 트랜지스터(14)로 부터 인가된 '그라운드(ground)' 신호가 제 1 인버터(16)의 입력단에 걸린다.That is, since the first fuse 15 is cut off, even when the first PMOS transistor 12 and the first and second NMOS transistors 13 and 14 are turned on, 'low' is applied to the input terminal of the first inverter 16 so as to generate the first fuse. A 'high' signal is applied to the 3 NMOS transistors 18 and the 'ground' signal applied from the second NMOS transistor 14 while the third NMOS transistor 18 is conducted by the signal is the first. It is caught by the input terminal of the inverter 16.
이 접지 레벨의 '로우'신호가 제 1,2 인버터(16, 19)를 거쳐 출력되어 제1퓨즈회로(10)에서는 '로우'신호가 출력된다.The low signal of the ground level is output through the first and second inverters 16 and 19, and the low signal is output from the first fuse circuit 10.
제1퓨즈회로(10)와 구성이 동일한 제2퓨즈회로(20)도 상기와 같은 동작으로 같은 결과를 나타내어, 상기 제1, 제2퓨즈회로(10, 20)로 구성된 퓨즈부에서는 콘트롤 신호(CTL)신호가 입력되면 제1,2 퓨즈(15)(25)가 연결 또는 절단되는 것에 의해 '하이-하이''하이-로우''로우-하이''로우-로우'의 신호를 퓨즈조정로직부(30)에 입력한다.The second fuse circuit 20 having the same configuration as that of the first fuse circuit 10 also has the same result as described above, so that the fuse unit composed of the first and second fuse circuits 10 and 20 provides a control signal ( When the CTL) signal is inputted, the first and second fuses 15 and 25 are connected or disconnected, thereby converting the signal of 'high-high'high-low'low-high'low-low' into fuse adjustment. It enters into the direct part 30.
제3도와 같이 퓨즈조정로직부(30)는 진리표에 따라 출력구동신호가 항상 '하이' 이면서 제1퓨즈회로(10)의 제1퓨즈(15)가 연결되고, 제2퓨즈회로(20)의 제2퓨즈(25)가 연결된 경우, Q1단자에만 '하이' 가 인가되도록 하며, 제1퓨즈(15)가 절단되고, 제2퓨즈(25)가 연결될 경우 Q3단자에만 '하이'가 인가되도록 하며, 제1퓨즈(15)가 연결되고 제2퓨즈(25)가 절단된 경우 Q2단자에만 '하이' 가 인가되도록 하며, 제1퓨즈(15)와 제2퓨즈(25)가 동시에 절단된 경우 Q4단자에만 '하이' 가 인가되도록 한다.As shown in FIG. 3, the fuse control logic unit 30 is connected to the first fuse 15 of the first fuse circuit 10 while the output drive signal is always 'high' according to the truth table. When the second fuse 25 is connected, 'high' is applied only to the Q 1 terminal, and when the first fuse 15 is cut and the second fuse 25 is connected, 'high' is applied only to the Q 3 terminal. When the first fuse 15 is connected and the second fuse 25 is cut, 'high' is applied only to the Q 2 terminal, and the first fuse 15 and the second fuse 25 are simultaneously cut. If this is the case, ensure that high is applied only to the Q 4 terminal.
상기와 같이 4개의 출력선(Q1, Q2, Q3, Q4)중 한 출력선이 '하이' 로 되어 버퍼부(50)의 4개 버퍼중 인터페이스 로직에 맞도록 드레시홀드 전압레벨이 결정된 한 버퍼를 선택한다.As described above, one of the four output lines Q 1 , Q 2 , Q 3 , and Q 4 becomes 'high' so that the threshold voltage level of the four buffers of the buffer unit 50 is matched to the interface logic. Select the determined buffer.
상기와 같은 본 발명의 입, 출력버퍼회로는 퓨즈를 이용하여 마스크의 수정작업을 없애고, 인터페이스 로직에 맞게 전압레벨이 조정된 버퍼를 쉽게 선택할 수 있는 효과가 있다.The input and output buffer circuit of the present invention as described above has the effect of eliminating the modification of the mask by using a fuse, it is easy to select a buffer whose voltage level is adjusted according to the interface logic.
Claims (3)
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| KR1019950016637A KR0147470B1 (en) | 1995-06-21 | 1995-06-21 | I / O buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147470B1 (en) |
-
1995
- 1995-06-21 KR KR1019950016637A patent/KR0147470B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004338A (en) | 1997-01-29 |
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