KR0139761B1

KR0139761B1 - 디지탈 정현파 발생회로

Info

Publication number: KR0139761B1
Application number: KR1019930028766A
Authority: KR
Inventors: 미키오 시라이시
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1992-12-25
Filing date: 1993-12-21
Publication date: 1998-07-15
Also published as: DE4343986C2; US5412588A; JP2818345B2; JPH06195207A; KR940017139A; DE4343986A1

Abstract

본 발명은, 회로의 점유면적이 작으면서 주파수설정 정밀도가 높은 정현파를 얻는다.

본 발명에 의하면, 승산기(12)에는 디지탈 각주파수 ω의 정현 sinω 또는 여현 cosω가 입력되어 소정의 승산이 이루어진다. 승산기(12)의 출력은 레지스터(13a)에 기억된다. 가감산기(16)에 있어서, 레지스터(13a)의 출력과 승산기(12)의 출력이 가산 또는 감산된다. 그 연산결과는 레지스터(14, 15 또는 13b, 13c)에 기억된다. 상기 소정의 연산은, 레지스터(13b, 13c)의 출력(초기값)과 상기 정현 또는 여현과의 승산 및, 가감산기(16)의 연산결과가 기억되어 있는 레지스터(14, 15 또는 13b, 13c)의 출력과 상기 정현 또는 여현과의 승산을 포함한다.

Description

디지탈 정현파 발생회로

제 1 도는 본 발명에서의 정현파 발생의 원리를 나타낸 도면

제 2 도는 본 발명의 제1실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 3 도는 제 2 도의 가감산기(16)의 일예를 나타낸 도면

제 4 도는 제 3 도의 부호반전기(17)의 일예를 나타낸 도면

제 5 도는 제 2 도의 회로의 동작타이밍을 나타낸 도면

제 6 도는 본 발명의 제2실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 7 도는 제 6 도의 연산수단(22)의 일예를 나타낸 도면

제 8 도는 제 6 도의 연산수단(22)의 다른 예를 나타낸 도면

제 9 도는 본 발명의 제3실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 10 도는 본 발명의 제4실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 11 도는 본 발명의 제5실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 12 도는 제 11 도의 회로의 동작타이밍을 나타낸 도면

제 13 도는 본 발명의 제6실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 14 도는 본 발명의 제7실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 15 도는 본 발명의 제8실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 16 도는 본 발명의 제9실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 17 도는 제 16 도의 회로의 동작타이밍을 나타낸 도면

제 18 도는 본 발명의 제10실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 19 도는 본 발명의 제11실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 20 도는 본 발명의 제12실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 21 도는 본 발명의 제13실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 22도는 제 21 도의 회로의 동작타이밍을 나타낸 도면

제 23 도는 본 발명의 제14실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 24 도는 제 23 도의 회로의 동작타이밍을 나타낸 도면

제 25 도는 본 발명의 제15실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 26 도는 본 발명의 제16실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 27 도는 본 발명의 제17실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 28 도는 본 발명의 제18실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 29 도는 제 28 도의 회로의 동작타이밍을 나타낸 도면

제 30 도는 본 발명의 제19실시예에 따른 디지탈 정현파 발생회로를 나타낸 도면

제 31 도는 제 30 도의 회로의 동작타이밍을 나타낸 도면

제 32 도는 종래의 디지탈 정현파 발생회로를 나타낸 도면

제 33 도는 제 32 도에 나타낸 신호 a~g의 타이밍도

제 34 도는 제 32 도의 회로에서의 정현파 발생의 원리를 나타낸 도면이다.

*도면의 주요부분에 대한 부호의 설명

11,11´,11a~11c : 셀렉터(선택기) 12 : 승산기

13a~13c,14,15,14´,15´ : 레지스터 16 : 가감산기

17 : 부호반전기 18, 23 : 가산기

19 : 익스클루시브 오아 게이트 20 : 반가산기

21 : D/A변환기 22 : 연산수단

24 : ROM 25 : RAM

26 : 3상태 버퍼(tri-state buffer)

[산업상의 이용분야]

본 발명은 디지탈회로를 이용하여 정현파를 발생시키는 기술에 관한 것으로, 특히 전화기의 호출음의 발생이나 DTMF방식의 톤 다이얼러(tone dialer)에 사용되는 디지탈 정현파 발생회로에 관한 것이다.

[종래의 기술 및 그 문제점]

종래, 정현파를 발생시키는 디지탈회로는 제 32 도에 나타낸 바와 같은 구성을 갖추고 있다. 동 도면에 있어서, 참조부호 1은 카운터이고, 2는 래치이며, 3은 독출전용 메모리(이하, ROM이라 약기한다)이고, 4는 D(디지탈)/A(아날로그)변환기이다.

이 디지탈회로는, 정현파를 발생시키는 수단으로서 ROM을 이용하고 있는 것이다. 즉, 정현파를 샘플링한 데이터를 미리 ROM(3)에 기록해 두고서, 일정 값씩 어드레스를 변환시켜 ROM(3)으로부터 데이터를 독출함으로써 소망하는 주파수의 정현파를 얻을 수 있다.

제 34 도는 ROM(3)으로부터 데이터를 독출하여 임의의 주파수를 얻는 상태를 나타내고 있다. 동 도면중 a가 미리 ROM(3)에 기억되어 있는 데이터이다. 즉, 정현파를 샘플링하여 얻어진 데이터중, k = 0~N-1까지의 N개의 데이터(1점이 1개의 데이터를 나타낸다)가 미리 ROM(3)에 기록되어 있다. 그리고, 이 데이터를 일정간격 n(예컨대 3점)마다 독출하면, ROM출력은 동 도면 b에 타나낸 바와 같이 주파수 f가 (1)식의 정현파로 된다.

f = (n/N) × fs …(1)

(단, fs는 샘플링주파수이다)

카운터(1)는 ROM데이터를 일정간격 n으로 독출하기 위해 이용된다. 제 33 도는 제 32 도에 나타낸 신호 a~g의 타이밍도이다.

먼저, 리세트신호 b를 하강시켜 카운터(1)를 리세트해 둔다. 그 다음에, 리세트신호 b를 상승시킨 후 래치펄스 c를 입력하면, 카운터(1)의 초기값 0이 래치(2)의 출력에 유지되고, 더욱이 ROM(3)의 어드레스 입력단자에 공급된다.

이어서, 카운터(1)에 클록 a를 n개(예컨대 3개)만 입력하면, 카운터(1)가 n만큼 카운트 업(count up)한다. 이후, 재차 래치펄스 c를 입력하면, ROM어드레스 e도 n만큼 증가한다.

따라서, 카운터(1)로의 클록입력과 래치동작을 반복시키면, ROM어드레스가 n씩 변화한다. 그래서 ROM출력 g를 D/A변환기에 통과시키면, 상술한 바와 같은 정현파출력 h가 얻어진다.

또한, 제 33 도에 있어서 Tc는 카운터의 클록주기이고, Ts는 샘플링(Ts = 1/fs)주기이다.

그렇지만, 상기 종래의 디지탈회로에는 이하의 3가지 문제점이 있다.

1. 정현파신호는, 주파수가 fs/N[Hz]의 정수배인 것 밖에 얻을 수 없다.

즉, 상기 (1)식에 나타낸 바와 같이, 발생하는 정현파신호의 주파수 f는 (n/N)×fs[Hz]로 된다. 다만, N과 fs는 정수이기 때문에, n의 수(1≤nN/2)에 의해 주파수가 정해진다. 따라서, 주파수는 fs/N마다 건너뛴 값밖에 취할 수 없다.

2. 주파수의 간격(fs/N)을 미세하게 하면, 기억용량이 큰 ROM이 필요하기 때문에 회로의 점유면적이 커진다.

즉, 정현파신호의 주파수는 fs/N의 n배로 되기 때문에, 주파수의 설정 정밀도는 샘플링점 N의 크기에 비례한다(N이 커지면 주파수의 간격 fs/N이 작아진다). 그래서, 샘플링주파수가 fs = 8[㎑]인 때에 1[㎐]단위로 주파수를 설정하고자 하면, N의 값은,

fs/N = 1[㎐]로부터,

N = 8000점

으로 되어 8K워드의 ROM이 필요하다.

3. 카운터의 클록으로서 고주파수의 신호가 필요하게 된다.

즉, 정현파신호의 주파수를 결정하는 n의 수는 카운터의 클록의 수에 따라 설정되기 때문에, 당해 카운터의 클록주기 Tc와 샘플링주기 Ts는 이하의 관계에 있는 것이 필요하게 된다.

Tc × n ≤ Ts

따라서, 예컨대 fs = 8[㎑], N = 8000일 때에 f = 2[㎑]의 정현파를 발생시키고자 하면, 카운터의 클록주파수 fc는,

n = N × f/fs = 2000

Tc ≤ Ts/nfc ≥ fs × n

gc ≥ 8[㎑] × 2000 = 16[㎑]

의 것이 필요하게 된다.

이와 같이 종래의 디지탈 정현파 발생회로는, 정현파신호의 주파수가 fs/N의 정수배로 되고, 또한 주파수의 간격을 미세하게 하면 기억용량이 큰 ROM이 필요하게 되며, 더욱이 카운터의 클록으로서 고주파수의 신호가 필요하게 된다는 결점이 있다.

[발명의 목적]

이에 본 발명은 상기 결점을 해결하기 위해 이루어진 것으로, 회로의 점유 면적이 작으면서 주파수의 설정 정밀도가 높은 디지탈 정현파 발생회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명의 디지탈 정현파 발생회로는, 디지탈 각주파수 ω의 정현(正弦)(sinω) 또는 여현(余弦)(cosω)의 소정의 승산을 행하는 승산수단과, 이 승산수단의 제1출력을 기억하는 제1기억수단, 이 제1기억수단 및 상기 승산수단에 접속되어 상기 제1기억수단의 출력과 상기 승산수단의 제2출력의 가산 또는 감산을 행하는 가감산수단 및, 이 가감산수단의 출력을 기억하는 제2기억수단을 구비하고 있다.

상기 승산수단에 의한 소정의 승산은, 소정의 초기값과 상기 정현 또는 여현과의 승산 및, 상기 제2기억수단에서의 상기 가감산수단의 출력과 상기 정현 또는 여현과의 승산을 포함할 수 있다.

본 발명의 디지탈 정현파 발생회로는, 디지탈 각주파수 ω의 정현(sinω) 또는 여현(cosω)의 소정의 연산을 행함과 더불어 그 승산결과의 부호를 반전시킬 수 있는 연산수단과, 이 연산수단의 제1출력을 기억하는 제1기억수단, 이 제1기억수단 및 상기 연산수단에 접속되어 상기 제1기억수단에서의 상기 연산수단의 제1출력과 상기 연산수단의 제2출력의 가산을 행하는 가산수단 및, 이 가산수단의 출력을 기억하는 제2기억수단을 구비하고 있다.

상기 연산수단에 의한 소정의 연산은, 소정의 초기값과 상기 정현 혹은 여현과의 승산 또는 그 승산결과의 부호의 반전 및, 상기 제2기억수단에서의 상기 가산수단의 출력과 상기 정현 혹은 여현과의 승산 또는 그 승산결과의 부호의 반전을 포함한다.

상기 제2기억수단은, 교대로 상기 초기값 또는 상기 가산수단의 출력을 기억하는 2쌍의 기억회로로 이루어진다.

상기 기억회로는, 모두 서로 병렬로 접속되어 있거나, 또는 모두 서로 직렬로 접속되어 있거나, 또는 각 쌍을 구성하는 2개의 기억회로가 서로 직렬로 접속되고, 쌍끼리가 서로 병렬로 접속되어 있다.

상기 가산수단의 출력을 소정의 타이밍에서 래치하고, 당해 가산수단의 출력의 열(列)을 D/A변환기에 공급하는 제3기억수단을 더 구비하고 있다.

상기 승산수단의 제1 또는 제2출력과 상기 가감산수단의 출력을 선택하여 출력하는 선택수단, 또는 상기 연산수단의 제1 또는 제2출력과 상기 가산수단의 출력을 선택하여 출력하는 선택수단을 갖추고 있다.

상기 기억회로중의 하나를 선택하고, 당해 기억회로에 기억되어 있는 데이터를 상기 승산수단 또는 상기 연산수단에 공급하는 선택수단을 갖추고 있다.

상기 디지탈 각주파수의 정현과 여현의 값을 기억하고, 임의의 디지탈 각주파수 ω_k(k = 1,2,…,n)의 정현(sinω_k)과 여현(cosω_k)을 상기 연산수단에 공급하는 제3기억수단을 더 구비하고 있다.

상기 제2기억수단은, 상기 가산수단 또는 상기 가감산수단의 출력을 누적하기 위한 RAM을 포함하고 있다.

[작용]

상기와 같이 구성된 본 발명에 의하면, 승산수단 또는 연산수단 및, 가감산수단 또는 가산수단에 의해 소정의 복소연산을 행할 수 있고, 그 연산결과로서 임의의 디지탈 각주파수의 정현파 또는 여현파를 얻는 것이 가능하다.

이에 따라, 종래와 같이 ROM에 미리 데이터를 기억시켜 둘 필요가 없으므로 회로의 점유면적이 작고, 또한 주파수설정 정밀도가 높은 디지탈 정현파 발생회로를 제공할 수 있다.

[실시예]

이하, 도면을 참조하면서 본 발명의 1실시예에 대하여 상세히 설명한다.

본 발명의 디지탈 정현파 발생회로는, 정현파를 ROM에 기억하는 것이 아니라, 수식1의 복소승산을 실행함으로써 임의의 주파수의 정현파를 얻는 것이다.

여기서, ω(디지탈 각주파수) = 2πf/fs, m은 정(正)의 정수이다.

이 연산은, 제 1 도에 나타낸 복소평면상에서의 원점을 중심으로 한 벡터의 회전에 상당한다.

벡터의 초기값(수식2)에 회전을 나타내는 행렬연산자(수식3)를 좌로부터 곱하면, 각도 ω만큼 회전된 벡터(수식4)가 얻어진다.

수식2의 초기값에 수식3의 행렬연산자를 좌로부터 차례차례 곱함으로써, 벡터는 ω씩 좌측으로 회전한다. 이 회전벡터의 실수부를 취출하면,

αcos(mω)

또, 허수부를 취출하면,

αsin(mω)

로 되어 정현파를 얻을 수 있다.

제 2 도는 본 발명의 제1실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 참조부호 11은 셀렉터(선택기), 12는 승산기, 13a~13c, 14, 15, 15´은 레지스터, 16은 가감산기, 21은 D/A변환기, 26은 3상태 버퍼이다. 또, 제 3 도는 제 2 도의 가감산기(16)의 일예를 나타낸 것이다. 제 3 도에 있어서, 참조부호 17은 부호반전기이고, 18은 가산기이다. 또, 제 4 도는 제 2 도 및 제 3 도의 부호반전기(17)의 일예이다. 제 4 도에 있어서, 참조부호 19는 익스클루시브 오아 게이트이고, 20은 반가산기이다.

제 5 도는 제 2 도에 나타낸 디지탈 정현파 발생회로의 동작타이밍을 나타낸 도면이다. 이하, 당해 회로의 동작에 대하여 설명한다.

제1회째의 연산

먼저, 리세트신호 b에 의해 레지스터(14, 15)가 각각의 초기값 αcosθ, αsinθ로 리세트된다.

다음에, 레지스터(14)로부터 αcosθ가, 또 셀렉터(11)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcosθㆍcosω가 계산되어 레지스터(13a)에 기억된다. 이어서, 레지스터(15)로부터 αsinθ가, 또 셀렉터(11)로부터 sinω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αsinθㆍsinω가 계산된다.

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터αcosθㆍcosω로부터 당해 αsinθㆍsinω를 빼면, 가법정리(加法定理)에 의해 αcos(ω+θ)가 얻어진다. 이 계산결과 αcos(ω+θ)가 레지스터(13b)에 기억된다.

그리고 나서, 레지스터(15)로부터 αsinθ가, 또 셀렉터(11)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해, αsinθㆍcosω가 계산되어 레지스터(13a)에 기억된다. 다음에, 레지스터(14)로부터 αcosθ가, 또 셀렉터(11)로부터 sinω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcosθㆍsinω가 계산된다.

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αsinθㆍcosω와 당해 αcosθㆍsinω가 가산되면, 가법정리에 의해 αsin(ω+θ)가 얻어진다. 이 계산결과 αsin(ω+θ)는 레지스터(13c)에 기억된다.

제2회째의 연산

먼저, 레지스터(13b)로부터 αcos(ω+θ)가, 또 셀렉터(11)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcos(ω+θ)ㆍcosω가 계산되어 레지스터(13a)에 기억된다. 다음에, 레지스터(13c)로부터 αsin(ω+θ)가, 또 셀렉터(11)로부터 sinω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αsin(ω+θ)ㆍsinω가 계산된다.

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αcos(ω+θ)ㆍcosω로부터 당해 αsin(ω+θ)ㆍsinω를 빼면, 가법정리에 의해 αcos(2ω+θ)가 얻어진다. 이 계산결과 αcos(2ω+θ)는 레지스터(14)에 기억된다.

이어서, 레지스터(13c)로부터 αsin(ω+θ)가, 또 셀렉터(11)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αsin(ω+θ)ㆍcosω가 계산되어 레지스터(13a)에 기억된다. 그리고 나서, 레지스터(13b)로부터 αcos(ω+θ)가, 또 셀렉터(11)로부터 sinω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcos(ω+θ)ㆍsinω가 계산된다.

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αsin(ω+θ)ㆍcosω와 당해 αcos(ω+θ)ㆍsinω가 가산되면, 가법정리에 의해 αsin(2ω+θ)가 얻어진다. 이 계산결과 αsin(2ω+θ)가 레지스터(15)에 기억된다.

이상의 연산(동작)을 m회 반복해서 행하면, 결과로서 αcos(mω+θ), αsin(mω+θ)가 레지스터(13a, 13c)(m이 기수인 경우) 또는 레지스터(14, 15)(m이 우수인 경우)에 기억된다. 그래서, 적당한 타이밍에서 승산기(12)의 입력을 래치하면, αcos(mω+θ) 또는 αsin(mω+θ)를 순차적으로 D/A변환기(21)에 입력할 수 있다.

이때, 제 5 도에 나타낸 타이밍( ₁₁)에서 이것을 실행하면, 아날로그의 정현파 h = αsin[(ω/Ts)t+θ]가 D/A변환기(21)로부터 출력된다.

제 6 도는 본 발명의 제2실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 참조부호 22는 2개의 입력을 승산한 값(곱) 또는 그 값의 부호를 반전시킨 값중 어느 하나를 절환하여 출력하는 연산수단이고, 23은 가산기이다. 또, 동 도면에 있어서 제 2 도에 나타낸 제1실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

또, 제 7 도는 제 6 도에 나타낸 연산수단(22)의 1실시예로, 참조부호 12는 승산기이고, 17은 부호반전기이다. 또, 제 8 도는 제 6 도에 나타낸 연산수단(22)의 다른 실시예이다.

제 6 도의 디지탈 정현파 발생회로에 있어서도, 제 5 도에 나타낸 타이밍에 의해 당해 회로를 동작시켜 정현파를 발생시킬 수 있다. 즉, 기본적으로는 제 2 도의 디지탈 정현파 발생회로의 동작과 동일하다.

다만, 제 6 도의 회로에서는, 레지스터(13a)에 기억되어 있는 데이터로부터 승산결과를 빼는 연산이 존재하지 않는다는 점에 있어서 제 2 도의 회로와 다르다. 즉 제 6 도의 회로에서는, 이러한 연산이 연산수단(22)에 있어서 부호를 반전한 승산결과를 출력하고, 레지스터(13a)에 기억되어 있는 데이터에 당해 승산결과를 가산하는 연산으로 치환되어 있는 것이다.

예컨대, 제1회째의 연산에 있어서, 연산수단(22)에 의해 레지스터(14)로부터의 αcosθ와, 셀렉터(11)로부터의 cosω가 승산되고, 이 승산결과 αcosθㆍcosω가 레지스터(13a)에 기억된다. 다음에, 연산수단(22)에 의해 레지스터(15)로부터의 αsinθ와, 셀렉터(11)로부터의 sinω가 승산되고, 또한 부호를 반전시킴으로써, 그 연산결과 -αsinθㆍsinω가 출력된다. 이후, 가산기(23)에 의해 레지스터(13a)에 기억되어 있는 데이터 αcosθㆍcosω와 당해 연산결과 -αsinθㆍsinω가 가산되어 αcos(ω+θ)가 얻어진다.

그래서, 본 실시예에 있어서도, 적당한 타이밍에서 연산기(22)의 입력을 래치하면, αcos(mω+θ) 또는 αsin(mω+θ)를 순차적으로 D/A변환기(21)에 입력할 수 있다. 따라서, 제 5 도에 나타낸 타이밍( ₁₁)에서 이것을 실행하면, 아날로그 정현파 h = αsin[(ω/Ts)t+θ]가 D/A변환기(21)로부터 출력된다.

제 9 도는 본 발명의 제3실시예에 따른 디지탈 정현파 발생회로를 나타낸 것이다. 동 도면에 있어서, 제 2 도에 나타낸 제1실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 9 도의 디지탈 정현파 발생회로에 있어서도, 제 5 도에 나타낸 타이밍에 의해 정현파를 발생시킬 수 있다. 이하, 당해 회로의 동작에 대하여 설명한다.

제1회째의 연산

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αcosθㆍcosω로부터 당해 αsinθㆍsinω를 빼면, 가법정리에 의해 αcos(ω+θ)가 얻어진다. 이 계산결과 αcos(ω+θ)는 레지스터(13b)에 기억된다.

그리고 나서, 레지스터(15)로부터 αsinθ가, 또 셀렉터(11)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αsinθㆍcosω가 계산되어 레지스터(13a)에 기억된다. 다음에, 레지스터(14)로부터 αcosθ가, 또 셀렉터(11)로부터 sinω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcosθㆍsinω가 계산된다.

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αsinθㆍcosω와 당해 αcosθㆍsinω가 가산되면, 가법정리에 의해 αsin(ω+θ)가 얻어진다. 이 계산결과 αsin(ω+θ)가 레지스터(13c)에 기억된다.

제2회째의 연산

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αsin(ω+θ)ㆍcosω와 당해 αcos(ω+θ)ㆍsinω가 가산되면, 가법정리에 의해 αsin(2ω+θ)가 얻어진다. 이 계산결과 αsin(2ω+θ)는 레지스터(15)에 기억된다.

이상의 연산(동작)을 m회 반복해서 행하면, 결과로서 αcos(mω+θ), αsin(mω+θ)가 레지스터(13b, 13c)(m이 기수인 경우) 또는 레지스터(14, 15)(m이 우수인 경우)에 기억된다. 그래서, 적당한 타이밍에서 승산기(12)의 입력을 래치하면, αcos(mω+θ) 또는 αsin(mω+θ)를 순차적으로 D/A변환기(21)에 입력할 수 있다.

또한, 제 5 도에 나타낸 타이밍( ₁₁)에서 이것을 실행하면, 아날로그의 정현파 h = αsin[(ω/Ts)t+θ]가 D/A변환기(21)로부터 출력된다.

제 10 도는 본 발명의 제4실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 제 6 도에 나타낸 제2실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 10 도의 디지탈 정현파 발생회로에 있어서도, 제 5 도에 나타낸 타이밍에 의해 당해 회로를 동작시켜 정현파를 발생시킬 수 있다.

다만, 제 10 도의 회로에서는, 제 6 도의 회로와 마찬가지로 레지스터(13a)에 기억되어 있는 데이터로부터 승산결과를 빼는 연산이 존재하지 않는다. 즉 제 10 도의 회로에서는, 이러한 연산은 연산수단(22)에 있어서 부호를 반전한 승산결과를 출력하고, 레지스터(13a)에 기억되어 있는 데이터에 당해 승산결과를 가산하는 연산으로 치환되어 있다.

예컨데, 제1회째의 연산에 있어서, 연산수단(22)에 의해 레지스터(14)로부터의 αcosθ와, 셀렉터(11)로부터의 cosω가 승산되고, 이 승산결과 αcosθㆍcosω가 레지스터(13a)에 기억된다. 다음에, 연산수단(22)에 의해 레지스터(15)로부터의 αsinθ와, 셀렉터(11)로부터의 sinω가 승산되고, 또한 부호를 반전시킴으로써, 그 연산결과 -αsinθㆍsinω가 출력된다. 이후, 가산기(23)에 의해 레지스터(13a)에 기억되어 있는 데이터 αcosθㆍcosω와 당해 연산결과 -αsinθㆍsinω가 가산되어 αcos(ω+θ)가 얻어진다.

그래서, 본 실시예에 있어서도, 적당한 타이밍에서 연산기(22)의 입력을 래치하면, αcos(mω+θ) 또는 αsin(mω+θ)를 순차적으로 D/A변환기(21)에 입력할 수 있다. 따라서, 제 5 도에 나타낸 타이밍( ₁₁)에서 이것을 실행하면, 아날로그의 정현파 h = αsin[(ω/Ts)t+θ]가 D/A변환기(21)로부터 출력된다.

제 11 도는 본 발명의 제5실시예에 따른 디지탈 정현파 발생회로를 나타낸 것이다. 제 11 도에 있어서, 제 2 도에 나타낸 제1실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 12 도는 제 11 도에 나타낸 디지탈 정현파 발생회로의 동작타이밍을 나타낸 도면이다. 이하, 당해 회로의 동작에 대하여 설명한다.

제1회째의 연산

다음에, 레지스터(14)로부터 셀렉터(11a)를 매개로 αcosθ가, 또 셀렉터(11b)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcosθㆍcosω가 계산되어 레지스터(13a)에 기억된다. 이어서, 레지스터(15)로부터 셀렉터(11a)를 매개로 αsinθ가, 또 셀렉터(11b)로부터 sinω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αsinθㆍsinω가 계산된다.

그리고 나서, 레지스터(15)로부터 셀렉터(11a)를 매개로 αsinθ가, 또 셀렉터(11b)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αsinθㆍcosω가 계산되어 레지스터(13a)에 기억된다. 다음에, 레지스터(14)로부터 셀렉터(11a)를 매개로 αcosθ가, 또 셀렉터(11b)로부터 sinω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcosθㆍsinω가 계산된다.

또, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αsinθㆍcosω와 당해 αcosθㆍsinω가 가산되면, 가법정리에 의해 αsin(ω+θ)가 얻어진다.

이후, 레지스터(13c)에 기억되어 있는 계산결과 αcos(ω+θ)가 레지스터(13b)로 이동함과 더불어, 당해 계산결과 αsin(ω+θ)가 레지스터(13c)에 기억된다.

제2회째의 연산

먼저, 레지스터(13b)로부터 셀렉터(11a)를 매개로 αcos(ω+θ)가, 또 셀렉터(11b)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcos(ω+θ)ㆍcosω가 계산되어 레지스터(13a)에 기억된다. 다음에, 레지스터(13c)로부터 셀렉터(11a)를 매개로 αsin(ω+θ)가, 또 셀렉터(11b)로부터 sinω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αsin(ω+θ)ㆍsinω가 계산된다.

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αcos(ω+θ)ㆍcosω로부터 당해 αsin(ω+θ)ㆍsinω를 빼면, 가법정리에 의해 αcos(2ω+θ)가 얻어진다. 이 계산결과 αcos(2ω+θ)는 레지스터(15)에 기억된다.

이어서, 레지스터(13c)로부터 셀렉터(11a)를 매개로 αsin(ω+θ)가, 또 셀렉터(11b)로부터 cosω가 각각 승산기(12)로 입력된다. 이 승산기(12)에 의해 αsin(ω+θ)ㆍcosω가 계산되어 레지스터(13a)에 기억된다. 그리고 나서, 레지스터(13b)로부터 셀렉터(11a)를 매개로 αcos(ω+θ)가, 또 셀렉터(11b)로부터 sinω가 각가 승산기(12)로 입력된다. 이 승산기(12)에 의해 αcos(ω+θ)ㆍsinω가 계산된다.

또, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αsin(ω+θ)ㆍcosω와 당해 αcos(ω+θ)ㆍsinω가 가산되면, 가법정리에 의해 αsin(2ω+θ)가 얻어진다.

이후, 레지스터(15)에 기억되어 있는 계산결과 αcos(2ω+θ)가 레지스터(14)로 이동함과 더불어, 당해 계산결과 αsin(2ω+θ)가 레지스터(15)에 기억된다.

또한, 제 12 도에 나타낸 타이밍( ₇)에서 이것을 실행하면, 아날로그의 정현파 h = αsin[(ω/Ts)t+θ]가 D/A변환기(21)로부터 출력된다.

제 13 도는 본 발명의 제6실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 참조부호 22는 2개의 입력의 곱과 그 부호반전출력을 절환해서 출력하는 연산수단이고, 23은 가산기이다. 또, 제 13 도에 있어서, 제 11 도에 나타낸 제5실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

또, 제 13 도에 나타낸 2개의 입력의 곱과 그 부호반전출력을 절환해서 출력하는 연산수단(22)으로는, 예컨대 상술한 제 7 도 및 제 8 도에 나타낸 바와 같은 회로를 이용할 수 있다.

제 13 도의 디지탈 정현파 발생회로에 있어서도, 제 12 도에 나타낸 타이밍에 의해 당해 회로를 동작시켜 정현파를 발생시킬 수 있다. 즉, 기본적으로는 제 11 도의 디지탈 정현파 발생회로의 동작과 동일하다.

다만, 제 13 도의 회로에서는, 레지스터(13a)에 기억되어 있는 데이터로부터 승산결과를 빼는 연산이 존재하지 않는다는 점에 있어서 제 11 도의 회로와 다르다. 즉 제 13 도의 회로에서는, 이러한 연산은 연산수단(22)에 있어서 부호를 반전한 승산결과를 출력하고, 레지스터(13a)에 기억되어 있는 데이터에 당해 승산결과를 가산하는 연산으로 치환되어 있는 것이다.

예컨대, 제1회째의 연산에 있어서, 연산수단(22)에 의해 레지스터(14)로부터의 αcosθ와, 셀렉터(11)로부터의 cosω가 승산되고, 이 승산결과 αcosθㆍcosω가 레지스터(13a)에 기억된다. 다음에, 연산수단(22)에 의해 레지스터(15)로부터의 αsinθ와 셀렉터(11)로부터의 sinω가 승산되고, 또 부호를 반전시킴으로써, 그 연산결과 -αsinθㆍsinω가 출력된다. 이후, 가산기(23)에 의해 레지스터(13a)에 기억되어 있는 데이터αcosθㆍcosω와 당해 연산결과 -αsinθㆍsinω가 가산되어 αcos(ω+θ)가 얻어진다.

그래서, 본 실시예에 있어서도, 적당한 타이밍에서 연산기(22)의 입력을 래치하면, αcos(mω+θ) 또는 αsin(mω+θ)를 순차적으로 D/A변환기(21)에 입력할 수 있다. 따라서, 제 12 도에 나타낸 타이밍( ₇)에서 이것을 실행하면 아날로그의 정현파 h = αsin[(ω/Ts)t+θ]가 D/A변환기(21)로부터 출력된다.

제 14 도는 본 발명의 제7실시예에 따른 디지탈 정현파 발생회로를 나타낸 것이다. 동 도면에 있어서, 제 11 도에 나타낸 제5실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 14 도의 디지탈 정현파 발생회로에 있어서도, 제 12 도에 나타낸 타이밍에 의해 정현파를 발생시킬 수 있다. 즉, 제 14 도의 회로동작은 제 11 도의 디지탈 정현파 발생회로의 동작과 동일하다.

제 15 도는 본 발명의 제8실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 제 13 도에 나타낸 제6실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 15 도의 디지탈 정현파 발생회로에 있어서도, 제 12 도에 나타낸 타이밍에 의해 당해 회로를 동작시켜 정현파를 발생시킬 수 있다. 즉, 제 15 도의 회로동작은 제 13 도의 디지탈 정현파 발생회로의 동작과 동일하다.

제 16 도는 본 발명의 제9실시예에 따른 디지탈 정현파 발생회로를 나타낸 것이다. 동 도면에 있어서, 제 2 도에 나타낸 제1실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 17 도는 제 16 도에 나타낸 디지탈 정현파 발생회로의 동작타이밍을 나타낸 도면이다. 이하, 당해 회로의 동작에 대하여 설명한다.

먼저, 리세트신호 b에 의해 레지스터(14, 15)가 각각의 초기값αcosθ, αsinθ로 리세트된다.

이후, 가감산기(16)에 의해 레지스터(13a)에 기억되어 있는 데이터 αcosθㆍcosω와 당해 αsinθㆍsinω를 빼면, 가법정리에 의해 αcos(ω+θ)가 얻어진다. 이 계산결과 αcos(ω+θ)는 레지스터(13b)에 기억된다.

이후, 레지스터(13b)에 기억되어 있는 계산결과 αcos(ω+θ)가 레지스터(13c)로 이동함과 더불어, 당해 계산결과 αsin(ω+θ)가 레지스터(13b)에 기억된다. 그리고, 레지스터(13b)의 αsin(ω+θ)를 레지스터(15)로 이동시키고, 또한 레지스터(13c)의 αcos(ω+θ)를 레지스터(14)로 이동된다.

이상의 연산(동작)을 m회 반복해서 행하면, 결과로서 αcos(mω+θ), αsin(mω+θ)가 레지스터(13c, 13b) 또는 레지스터(14, 15)에 기억된다. 그래서, 적당한 타이밍에서 승산기(12)의 입력을 래치하면, αcos(mω+θ) 또는 αsin(mω+θ)를 순차적으로 D/A변환기(21)에 입력할 수 있다.

또, 제 17 도에 나타낸 타이밍( ₆)에서 이것을 실행하면 아날로그의 정현파 h = αsin[(ω/Ts)t+θ]가 D/A변환기(21)로부터 출력된다.

제 18 도는 본 발명의 제10실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 참조부호 22는 2개의 입력의 곱과 그 부호반전출력을 절환해서 출력하는 연산수단이고, 23은 가산기이다. 또, 제 18 도에 있어서, 제 16 도에 나타낸 제9실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

또, 제 18 도에 나타낸 2개의 입력의 곱과 그 부호반전출력을 절환해서 출력하는 연산수단(22)으로는, 예컨대 상술한 제 7 도 및 제 8 도에 나타낸 바와 같은 회로를 이용할 수 있다.

제 18 도의 디지탈 정현파 발생회로에 있어서도, 제 17 도에 나타낸 타이밍에 의해 당해 회로를 동작시켜 정현파를 발생시킬 수 있다. 즉, 제 16 도의 디지탈 정현파 발생회로의 동작과 동일하다.

다만, 제 18 도의 회로에서는, 레지스터(13a)에 기억되어 있는 데이터로부터 승산결과를 빼는 연산이 존재하지 않는다는 점에 있어서 제 16 도의 회로와 다르다. 즉 제 18 도의 회로에서는, 이러한 연산은 연산수단(22)에 있어서 부호를 반전한 승산결과를 출력하고, 레지스터(13a)에 기억되어 있는 데이터에 당해 승산결과를 가산하는 연산으로 치환되어 있는 것이다.

그래서, 본 실시예에 있어서도, 적당한 타이밍에서 연산기(22)의 입력을 래치하면, αcos(mω+θ) 또는 αsin(mω+θ)를 순차적으로 D/A변환기(21)에 입력할 수 있다. 따라서, 제 17 도에 나타낸 타이밍( ₆)에서 이것을 실행하면 아날로그의 정현파 h = αsin[(ω/Ts)t+θ]가 D/A변환기(21)로부터 출력된다.

제 19 도는 본 발명의 제11실시예에 따른 디지탈 정현파 발생회로를 나타낸 것이다. 동 도면에 있어서, 제 16 도에 나타낸 제9실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 19 도의 디지탈 정현파 발생회로에 있어서도, 제 17 도에 나타낸 타이밍에 의해 정현파를 발생시킬 수 있다. 즉, 제 19 도의 회로동작은 제 16 도의 디지탈 정현파 발생회로의 동작과 동일하다.

제 20 도는 본 발명의 제12실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 제 18 도에 나타낸 제10실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 20 도의 디지탈 정현파 발생회로에 있어서도, 제 17 도에 나타낸 타이밍에 의해 당해 회로를 동작시켜 정현파를 발생시킬 수 있다. 즉, 제 20 도의 회로동작은 제 18 도의 디지탈 정현파 발생회로의 동작과 동일하다.

제 21 도는 본 발명의 제13실시예에 따른 디지탈 정현파 발생회로를나타낸 것이다. 동 도면에 있어서, 제 16 도에 나타낸 제9실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 22 도는 제 21 도에 나타낸 디지탈 정현파 발생회로의 동작타이밍을 나타낸 도면이다. 이하, 이 회로의 동작은 2종류의 정현파를 동시에 발생시킬 수 있는 점을 제외하고, 제 16 도에 나타낸 디지탈 정현파 발생회로의 동작과 동일하다.

제 23 도는 본 발명의 제14실시예에 따른 디지탈 정현파 발생회로를 나타낸 것이다. 동 도면에 있어서, 참조부호 24는 계수 ROM이고, 25는 수시로 독출/기록 가능한 메모리(이하, RAM이라 약기한다)이다. 또, 제 23 도에 있어서, 제 2 도에 나타낸 제1실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 24 도는 제 23 도에 나타낸 디지탈 정현파 발생회로의 동작타이밍을 나타낸 도면이다. 이하, 당해 회로의 동작에 대하여 설명한다.

본 실시예는 다수의 정현파를 동시에 발생시키는 예이다. 계수 ROM(24)에는, 발생시키고자 하는 정현파의 디지탈 각주파수 ω_k(k = 1,2,…,n)의 정현과 여현의 값(sinω_k,cosω_k)을 미리 기록해 둔다. 계수 ROM(24)에 요구되는 기억용량은, 발생시키고자 하는 정현파의 수가 n개일 때 2n워드이다.

r과 s는 초기값이고, 이 예에서는 모든 정현파에 대하여 공통(r = cos0°, s = sin0°)이다. RAM(25)은 연산결과의 정현과 여현의 값[sin(mω_k), cos(mω_k)]을 기억한다. RAM(25)에 요구되는 기억용량은, 계수 ROM(24)과 마찬가지로 발생시키고자 하는 정현파의 수가 n개일 때 2n워드이다.

최초의 1샘플을 모든 주파수에 대하여 연산하는 것을 종료할 때까지, 제어신호 v는 0으로 해둔다. 그후, 제어신호 v를 1로 상승시키고, 복소수의 누적승산을 실행한다. 신호 u와 w는 각각 ROM(24)과 RAM(25)의 어드레스신호이다. 이 예에 있어서, 레지스터(13b, 13c)는 생략가능하지만, 이 경우 RAM(25)에 요구되는 기억용량은 발생시키고자 하는 정현파의 수가 n개일 때 4n워드로 된다.

제 25 도는 본 발명의 제15실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 참조부호 22는 2개의 입력의 곱과 그 부호반전출력을 절환해서 출력하는 연산수단이고, 23은 가산기이다.또, 제 25 도에 있어서, 제 23 도에 나타낸 제14실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다. 또한, 제 25 도에 나타낸 2개의 입력의 곱과 그 부호반전출력을 절환해서 출력하는 연산수단(22)으로는, 예컨대 상술한 제 7 도 및 제 8 도에 나타낸 바와 같은 회로를 이용할 수 있다.

제 25 도의 디지탈 정현파 발생회로에 있어서도, 제 24 도에 나타낸 타이밍에 의해 당해 회로를 동작시켜 정현파를 발생시킬 수 있다. 다만, 제 25 도의 회로에서는, 레지스터(13a)에 기억되어 있는 데이터로부터 승산결과를 빼는 연산이 존재하지 않는다는 점에 있어서 제 23 도의 회로와 다르다. 즉 제 25 도의 회로에서는, 이러한 연산은 연산수단(22)에 있어서 부호를 반전한 연산결과를 출력하고, 레지스터(13a)에 기억되어 있는 데이터에 당해 승산결과를 가산하는 연산으로 치환되어 있는 것이다.

또한, 본 실시예에 있어서도, 레지스터(13b, 13c)는 생략할 수 있다.

제 26 도는 본 발명의 제16실시예에 따른 디지탈 정현파 발생회로를 나타낸 것이다. 동 도면에 있어서, 제 23 도에 나타낸 제14실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 26 도의 디지탈 정현파 발생회로에 있어서도, 제 24 도에 나타낸 타이밍에 의해 정현파를 발생시킬 수 있다. 즉, 제 26 도의 회로동작은 제 23 도의 디지탈 정현파 발생회로의 동작과 동일하다.

제 27 도는 본 발명의 제17실시예에 따른 디지탈 정현파 발생회로의 구성을 나타낸 것이다. 동 도면에 있어서, 제 25 도에 나타낸 제15실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 27 도의 디지탈 정현파 발생회로에 있어서도, 제 24 도에 나타낸 타이밍에 의해 당해 회로를 동작시켜 정현파를 발생시킬 수 있다. 즉, 제 27 도의 회로동작은 제 25 도의 디지탈 정현파 발생회로의 동작과 동일하다.

또한, 제 26 도 및 제 27 도의 디지탈 정현파 발생회로에 있어서도, 레지스터(13b, 13c)를 생략할 수 있다.

제 28 도는 본 발명의 제18실시예에 따른 정현파 발생회로를 나타낸 것이다. 동 도면에 있어서, 제 2 도에 나타낸 제1실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 29 도는 제 28 도에 나타낸 디지탈 정현파 발생회로의 동작타이밍을 나타낸 도면이다.

본 실시예는, 출력되는 정현파의 진폭을 가변으로 한 것이다. 승산기(12)에 있어서 계산된 디지탈 정현파에 진폭데이터 z가 곱해진다. 이 실시예와 같이, 승산기(12)를 다중사용함으로써, 출력되는 정현파의 진폭을 용이하게 가변으로 할 수 있다.

제 30 도는 본 발명의 제19실시예에 따른 디지탈 정현파 발생회로를 나타낸 것이다. 동 도면에 있어서, 제 16 도에 나타낸 제9실시예와 동일한 구성부분에는 동일한 참조부호를 병기하고 있다.

제 31 도는 제 30 도에 나타낸 디지탈 정현파 발생회로의 동작타이밍을 나타낸 도면이다.

본 실시예는, 90°위상이 어긋난 정현파를 동시에 발생시킬 수 있는 정현파 발생회로의 예이다. 본 발명의 방식에 따르면, 특별한 배려없이 90°만큼 위상이 어긋난 정현파를 동시에 얻는 것이 가능하게 된다.

[발명의 효과]

이상 설명한 바와 같이, 본 발명의 디지탈 정현파 발생회로에 의하면, 다음과 같은 효과가 있다.

본 발명의 디지탈 정현파 발생회로에 있어서는,

1. 디지탈 각주파수 ω는 아날로그량이므로, 정현파신호의 주파수는 임의의 값으로 설정할 수 있다. 연산방식으로 부동소숫점방식을 이용하면 특히 이 효과는 현저하다.

또,

2. 대용량의 ROM을 필요로 하지 않으므로, 회로의 점유면적이 작다.

그리고,

3. 승산기로 병렬형의 것을 이용하면, 샘플링주파수의 4~8배의 클록으로 동작하고, 종래예와 같은 고주파수의 클록은 필요없다는 효과를 얻을 수 있다.

더욱이, 실시예에 나타낸 바와 같이 많은 정현수를 적은 기억용량의 메모리를 이용하여 동시에 발생시킬 수 있고, 발생되는 정현파의 진폭을 가변으로 하는 것도 용이하다. 또, 직교하는, 즉 서로 90°위상이 어긋난 정현파가 항시 생성되기 때문에, 이것을 외부로 취출하여 이용할 수 있다.

Claims

디지탈 각주파수 ω의 정현(sinω) 또는 여현(cosω)의 소정의 승산을 행하는 승산수단과, 상기 승산수단의 제1출력을 기억하는 제1기억수단, 상기 제1기억수단 및 상기 승산수단에 접속되어 상기 제1기억수단의 출력과 상기 승산수단의 제2출력의 가산 또는 감산을 행하는 가감산수단 및, 상기 가감산수단의 출력을 기억하는 제2기억수단을 구비하고, 복소수끼리의 연산을 행함으로써 정현파를 발생시키는 것을 특징으로 하는 디지탈 정현파 발생회로.
제1항에 있어서, 상기 승산수단에 의한 소정의 승산은, 소정의 초기값과 상기 정현 또는 여현과의 승산 및, 상기 제2기억수단에서의 상기 가감산수단의 출력과 상기 정현 또는 여현과의 승산을 포함하는 것을 특징으로 하는 디지탈 정현파 발생회로.
제2항에 있어서, 상기 제2기억수단은, 교대로 상기 초기값 또는 상기 가감산수단의 출력을 기억하는 2쌍의 기억회로로 이루어진 것을 특징으로 하는 디지탈 정현파 발생회로.
제3항에 있어서, 상기 기억회로가 모두 서로 병렬로 접속되어 있는 것을 특징으로 하는 디지탈 정현파 발생회로.
제3항에 있어서, 각 쌍을 구성하는 2개의 기억회로는 서로 직렬로 접속되고, 쌍끼리는 서로 병렬로 접속되어 있는 것을 특징으로 하는 디지탈 정현파 발생회로.
제3항에 있어서, 상기 기억회로가 모두 서로 직렬로 접속되어 있는 것을 특징으로 하는 디지탈 정현파 발생회로.
제3항에 있어서, 상기 기억회로중의 하나를 선택하고, 이 선택된 기억회로에 기억된 데이터를 상기 승산수단에 공급하는 선택수단을 더 구비한 것을 특징으로 하는 디지탈 정현파 발생회로.
제3항에 있어서, 디지탈 각주파수의 정현과 여현의 값을 기억하고, 임의의 디지탈 각주파수 ω_k(k = 1,2,…,n)의 정현(sinω_k)과 여현(cosω_k)을 상기 승산수단에 공급하는 제3기억수단을 더 구비한 것을 특징으로 하는 디지탈 정현파 발생회로.
제1항에 있어서, 상기 가감산수단의 출력을 소정의 타이밍에서 래치하고, 당해 가감산수단의 출력의 열(列)을 공급하는 제3기억수단을 더 구비한 것을 특징으로 하는 디지탈 정현파 발생회로.
제1항에 있어서, 상기 승산수단의 제1 또는 제2출력과 상기 가감산수단의 출력을 선택적으로 출력하는 선택수단을 더 구비한 것을 특징으로 하는 디지탈 정현파 발생회로.
제1항에 있어서, 상기 제2기억수단은, 상기 가감산수단의 출력을 누적하기 위한 RAM을 포함하는 것을 특징으로 하는 디지탈 정현파 발생회로.
디지탈 각주파수 ω의 정현(sinω) 또는 여현(cosω)의 소정의 연산을 행함과 더불어 그 승산결과의 부호를 반전시킬 수 있는 연산수단과, 상기 연산수단의 제1출력을 기억하는 제1기억수단, 상기 제1기억수단 및 상기 연산수단에 접속되어 상기 제1기억수단에서의 상기 연산수단의 제1출력과 상기 연산수단의 제2출력의 가산을 행하는 가산수단 및, 상기 가산수단의 출력을 기억하는 제2기억수단을 구비하고, 복소수끼리의 연산을 행함으로써 정현파를 발생시키는 것을 특징으로 하는 디지탈 정현파 발생회로.
제12항에 있어서, 상기 연산수단에 의한 소정의 연산은, 소정의 초기값과 상기 정현 혹은 여현과의 승산 또는 그 승산결과의 부호의 반전 및, 상기 제2기억수단에서의 상기 가산수단의 출력과 상기 정현 혹은 여현과의 승산 또는 그 승산결과의 부호의 반전을 포함하는 것을 특징으로 하는 디지탈 정현파 발생회로.
제13항에 있어서, 상기 제2기억수단은, 교대로 상기 초기값 또는 상기 가산수단의 출력을 기억하는 2쌍의 기억회로로 이루어진 것을 특징으로 하는 디지탈 정현파 발생회로.
제14항에 있어서, 상기 기억회로가 모두 서로 병렬로 접속되어 있는 것을 특징으로 하는 디지탈 정현파 발생회로.
제14항에 있어서, 각 쌍을 구성하는 2개의 기억회로는 서로 직렬로 접속되고, 쌍기리는 서로 병렬로 접속되어 있는 것을 특징으로 하는 디지탈 정현파 발생회로.
제14항에 있어서, 상기 기억회로가 모두 서로 직렬로 접속되어 있는 것을 특징으로 하는 디지탈 정현파 발생회로.
제14항에 있어서, 상기 기억회로중의 하나를 선택하고, 이 선택된 기억회로에 기억된 데이터를 상기 연산수단에 공급하는 선택수단을 더 구비한 것을 특징으로 하는 디지탈 정현파 발생회로.
제14항에 있어서, 디지탈 각주파수의 정현과 여현의 값을 기억하고, 임의의 디지탈 각주파수 ω_k(k = 1,2,…,n)의 정현(sinω_k)과 여현(cosω_k)을 상기 연산수단에 공급하는 제3기억수단을 더 구비한 것을 특징으로 하는 디지탈 정현파 발생회로.

제14항에 있어서, 상기 제2기억수단은, 상기 가산수단의 출력을 누적하기 위한 RAM을 포함하는 것을 특징으로 하는 디지탈 정현파 발생회로.
제12항에 있어서, 상기 가산수단의 출력을 소정의 타이밍에서 래치하고, 당해 가산수단의 출력의 열을 공급하는 제3기억수단을 더 구비한 것을 특징으로 하는 디지탈 정현파 발생회로.
제12항에 있어서, 상기 연산수단의 제1 또는 제2출력과 상기 가산수단의 출력을 선택적으로 출력하는 선택수단을 더 구비한 것을 특징으로 하는 디지탈 정현파 발생회로.