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KR0138917B1 - 반도체 소자 - Google Patents

반도체 소자

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Publication number
KR0138917B1
KR0138917B1 KR1019880014560A KR880014560A KR0138917B1 KR 0138917 B1 KR0138917 B1 KR 0138917B1 KR 1019880014560 A KR1019880014560 A KR 1019880014560A KR 880014560 A KR880014560 A KR 880014560A KR 0138917 B1 KR0138917 B1 KR 0138917B1
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KR
South Korea
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region
layer
semiconductor
conductivity type
gate electrode
Prior art date
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KR1019880014560A
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English (en)
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KR890008993A (ko
Inventor
빌렘 루디퀴제 아드리아누스
Original Assignee
이반 밀러 레르너
필립스 일렉트로닉스 엔.브이
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/121—BJTs having built-in components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs

Landscapes

  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

요약서 없음

Description

반도체 소자
제 1 도는 본 발명에 따른 반도체 소자의 제 1 실시예를 도해적으로 나타낸 절단면도.
제 2 도는 본 발명에 따른 반도체 소자의 제 2 실시예를 도해적으로 나타낸 절단면도.
제 3 도 및 제 4 도는 본 발명에 따른 반도체 소자의 2개의 또다른 실시예를 나타낸 절단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 본체2 : 제 1 전도형 기판 영역
3 : 반도체층4, 11 : pn 접합
5 : 표면6 : 베이스 영역
7 : 에미터 영역8 : 매립층
9 : 콜렉터 접점 영역10A, 10B : 게이트 전극
12 : 금속층40 : 전도층
41 : 절연층
본 발명은 제 1 전도형의 기판 영역과, 그 기판 영역상에 배치되어 그 기판 영역과 pn 접합을 형성한느 제 2 역 전도형의 반도체 층 및, 표면에 인접한 제 1 전도형의 베이스 영역과, 그 베이스 영역내에 배치된 제 2 전도형의 에미터 영역과, 상기 기판 영역과 반도체 충 간에 존재하고 상기 베이스 영역의 하부에 위치된 고농도로 도프된 매립 층과, 표면에 인접한 제 2 전도형의 콜렉터 접점 영역과, 베이스 영역과 상기 콜렉터 접점 영역 간에 위치되고 장벽 층에 의해 분리된 게이트 전극을 가진 바이폴러 트랜지스터를 구비한 반도체 본체를 가진 반도체 소자에 관한 것이다.
이와 같은 반도체 소자는 유럽특허 명세서 EP45447에 설명되어 있다.
고전압이 이용되는 회로에 사용된 트랜지스터에 대하여, 반도체 층내에 형성된 종형 바이폴러 트랜지스터와 횡형 접합 전계 효과 트랜지스터로 구성되며, 그 중 하나으 게이트 전극이 기판으로 구성된 구조가 종종 선택된다. 기판은 이 경우 반도체 층과 반대의 전도형이다.
상기 구조의 두 실시예가 상기 유럽특허 명세서 EP45447에 설명되어 있다.
제 1 실시예에 있어서, 종형 pnp 트랜지스터의 베이스 영역이 매립층을 넘어서 돌출하여 연장하고, 그로써 상기 전계 효과 트랜지스터의 별도의 게이트 전극을 형성하고, 그 채널은 콜렉터 영역(=반도체층)의 일부에 의해 형성된다.
상기 트랜지스터는 콜렉터가 에민터-베이스 및 기관에 대하여 고전압을 갖기 위하여 동작된다면, 전계 효과 트랜지스터는 표면측과 기판측의 양쪽으로부터 공핍화된다. 베이스 영역 및 기판간의 반도체 층의 두께를 걸쳐 공핍화는 절연 파괴 전압 이하의 전압(소위 RESURE 원리)으로 나타나며, 그 결과, 상당히 높은 콜렉터-베이스 전압이 사용될 수 있으며, 한편, 표면에 평행한 비교적 강전자계의 영향하에 상당한 에미터-콜렉터 전류가 역시 흐를 수 있다.
에미터-폴로워 동작에 있어서, 에미터, 베이스 및 콜렉터는 모두 기판에 대하여 고전압을 갖는다. 이 경우에 반도체 층은 기판측으로 부터 만이 공핍화되고, 한편 반도체층 두께의 일부는 공핍화되지 않고 남아있어, 낮은 에미터-콜렉터 전압에서도 충분히 큰 전류가 반도체 층을 통하여 흐를 수 있다. 그러나, 에미터 폴로워의 형의 동작에 있어서 중요한 제한은 베이스 영역의 바깥부분이 반도체 층 및 기판과 바이폴러 기생 pnp트랜지스터를 형성할 수 있다는 점이다. npn 트랜지스터의 오버드라이브(overdrive)의 경우에 있어서 베이스-콜렉터 접합이 순방향쪽으로 바이어스될때, 큰 홀(hole) 전류가 매우 바람직하지 않은 상기 pnp 트랜지스터를 통해 주입되고, 소자의 수리할 수 없는 손상을 불러일으다. 상기 실시예는 에미터 폴로워 형태에서의 동작에서는 덜 적합하다.
상술한 유럽특허 명세서 EP 45447에 설명된 제 2 실시예에 따라서, 매립층은 npn 트랜지스터의 전체 베이스 영역 하부쪽으로 연장하고, 전계효과 트랜지스터의 별개의 게이트 전극은 기판에 전기적으로 접속된 별개의 p형 표면 영역에 의해 형성되어 있다. 상기 실시예는 에미터 폴로워 동작에 덜 적합하다. 이 경우 기판에 대하여 에미터, 베이스 및 콜렉터에 존재하는 고전압에 있어서, 반도체 층은 양쪽 게이트 전극(기판 및 p-형 표면 영역) 으로 부터 완전히 공핍된다. 낮은 에미터-콜렉터 전압에서, 표면에 평행한 아주 강한 전계의 부재시에, 반도체 층을 통해 전류가 흐를 수 없어, 소자가 적정하게 동작할 수 없다.
본 발명의 목적은 특히, 상술한 소자에 있는 고유의 단점을 제거하거나, 또는 적어도 상기 단점을 상당한 정도로 감소시키고, 에미터 폴로워 형태로 사용하는데 적합한 고전압에서 동작하기 위한 트랜지스터를 제공하는데 있다.
본 발명에 의하면, 서두에서 설명한 종류의 반도체 소자는 게이트 전극이 에미터 영역에 전기적으로 접속된 것을 특징으로 한다.
에미터 폴로워 형태에서의 동작시, 본 발명에 따른 반도체 소자에서는 표면으로 부터의 공핍화는 일어나지 않는다. 또한, 베이스 즉 순방향의 콜렉터-베이스 접합을 갖는 베이스의 오버드라이브의 경우, 기판으로의 전하 캐리어의 주입은 거의 또는 실제적으로 일어나지 않는다. 콜렉터-베이스 접합으로 주입된 소수 전하 캐리어는 실제로 에미터와 단락된 게이트 전극에 의해 집합되고, 그 대부분이 매립층에 의해 저지된다.
상기 장벽층은 예컨대 정류하는 금속-반도체 접합(쇼트키 접합)에 의해서 형성할 수 있다. 그러나, 게이트 전극은 반도체 층과 pn 접합을 형성한 제 1 전도형의 반도체 영역에 의해 구성하는 것이 유리하다.
본 발명의 양호한 실시예에서, 게이트 전극은 전기적 절연(장벽)층에 의해 반도표면체 표면으로 부터 분리된 전기적인 전도층에 의해 구성된다.
보다 양호한 실시예에서는 고농도로 도프된 제 2 전도형의 분리 영역이 표면으로 부터 제 2 전도형의 매립층으로 연장되고, 이 매립층과 함께 반도체 본체내의 베이스 영역을 완전히 에워싼 것을 특징으로 한다. 그 결과, 베이스 영역의 오버드라이브의 경우에 있어서, 기판으로의 주입은 더 한층 강하게 저지된다.
또한, 반도체 층과 기판 영역 간에, 고농도로 도프된 게이트 전극 하부에 위치한 제 1 전도형의 매립층을 설치하는 바람직하다. 따라서, 기판측으로 부터의 공핍화가 증가되지만, 상기는 소정의 상황에 바람직하다.
상술한 바와 같이, 본 바렴의 장점은 바이폴러 트랜지스터가 에미터 폴로워 형태에 접속된 회로에 있어서 확실히 실현된다.
이하, 본 발명을, 도면을 참조하여 실시예에 의해 보다 확실하게 설명된다.
본 도면은 개략적으로 하고 척도로 도시하지 않았다. 동일한 부분은 동일한 참조번호로 도시되어 있다. 절단면에서, 동일한 전도형의 반도체 영역은 동일한 방향으로 크로스-해치되어 있다.
제 1 도는 본 발명에 따른 반도체 소자를 도해적인 절단면으로 나타낸 것이다. 본 소자는 간단이 하기 위해 선 MM'을 중심으로 하여(방사 방향으로) 대칭적으로 되도록 도시되어 있다. 그러나, 상기는 별로 필요하지 않다. 이 소자는 본 실시예에서 규소로 이루어진 반도체 본체(1)를 갖지만, 다른 반도체 재료를 사용해도 좋다. 반도체 본체(1)은 3.1014atoms/㎤의 도핑 농도를 갖는 제 1 전도형, 본 예에서는 p-형의 기판 영역(2)을 갖는다. 산화 규소층(13)으로 피복된 제 2 역전도형의 반도체 층(3)은 기판 영역(2)상에 배치된다. 본 실시예에서 상기 층(3)은 약 20㎛ 두께 및 6.1014atoms/㎤의 도핑 농도를 가진 n-형 에피택셜층이고, 기판 영역(2)와 pn접합(4)을 형성한다. 층(3)의 절연형상 부분은 p-형 절연 영역(14)에 의해 돌출되어 있다.
소자는 또한 표면(5)에 인접하고 예컨대, 3㎛의 두께를 가진 제 1 (p) 전도형의 베이스 영역(6)과, 이 베이스 영역내에 설치되고 2㎛의 깊이를 가진 제 2(n)전도형이ㅡ 에미터 영역(n)과, 또한 기판 영역(2) 및 반도체 층(3) 간에 설치되고 베이스 영역(6)의 하부에 위치하는 제 2 (n) 전도형의 고농도로 도프된 매립층(8)으르 가진 바이폴러 트랜지스터를 갖는다. 또한, 예컨대 표면(5)에 인접한 에미터 영역(7)과 동일한 깊이로 도핑 농도를 갖는 제 2 (n) 전도형의 콜렉터 접점 영역(9), 또한, 베이스 영역(6)과 콜렉터 접점 영역(9) 간에 위치하여 장벽층(11)간에 의해 반도체 층(3)으로 부터 분리된 게이트 전극이 존재한다. 상기 실시예에서, 게이트 전극은 고농도로 도프된 부분(10A)과 약하게 도프된 부분(10B)을 가진 p형 전도 영역으로 이루어지고, 장벽층(11)은 이들 부분(10A 및 B)과 n형 층(3)으로 형성된 pn 접합에 의해 형성된다.
본 발명에 따라서, 게이트 전극(10A, 10B)은 에미터 영역(7) 간에 전기적으로 접속된다. 본 실시예에서, 상기 접속은 게이트 전극의 고농도로 도프된 부분(10A) 과 에미터 영역(7)에 접촉한 금속층(12)에 의해서 성취된다.
상술한 트랜지스터 구조를 에미터 폴로워 배치에 사용하여, 비교적 고전압이 pn 접합(4) 양단에 역방향으로 인가될때, 층(3)의 공핍화는 pn 접합(4)으로 부터 일어난다. 에미터 전압이 pn 접합(4) 양단의 전압에 비하여 극히 적을때, 게이트 전극이 에미터 영역(7)에 접속되기 때문에 그 게이트 전극(10) 및 n-형 층(3)간의 pn 접합으로 부터 실제적인 공핍은 일어나지 않는다. 따라서, 에미터 폴로워 배치의 트랜지스터(7, 6, 9)를 사용하면, 층(3)은 완전히 핀치 오프되지 않으며, 상기의 결과로서 전류는 저 에미터-콜렉터 전압으로도 흐를 수 있다.
그렇지만, 에미터가 거의 기판 전위일때, 실제적인 공핍화가 층(3)내의 접합(11)으로 부터 일어난다. pn 접합(11) 및 (4)에서의 공핍층은 절연 파괴가 일어나기 전에 서로 접촉할 수 있다. 상기 조건을 만족시키기 위하여, 층(3)의 도핑 농도와 게이트 전극의 하부의 상기 층의 두께와의 적이 약 0.8 × 1012내지 1.5 × 1012atomos/㎠ 에 있어야 한다.
또한, 콜렉터-베이스가 순방향으로 접속되어 있는 트랜지스터의 오버드라이브의 경우에 있어서, 기판(2)로의 홀의 주입은 거의 또는 실제로 행해지지 않는다. 사실상 상기 홀은 에미터(7)와 단락된 게이트 전극(10A, 10B)에 의해 집합된다. 또한, 집합되지 않는 홀은 층(3)에 대한 고농도의 n-형 도핑을 갖는 매립층에 의해 저저된다.
상술한 트랜지스터 구조는 종래 기술에 의해 제조될 수 있으며, 여러가지 반도체 층의 도핑 및 두께는 요구된 특성 및/또는 용도에 따라서 기술적으로 숙련된 사람에 의해 선택될 수 있다.
상기 실시예의 변화는 제 2 도에 나타내며, 상기에 있어서, 고농도로 도프된 p-형 매립청(20)은 게이트 전극(10A, 10B)의 하부에서 반도체 층(3) 및 기판 영역 (2) 간에 설치된다. 그 결과, 기판측으로 부터 층(3)의 공핍은 더 증가될 수 있다.
양호한 실시예는 제 3 도에 절단면으로 나타내며, 베이스 영역(6)으로 부터 기판 영역(2)으로의 전하 캐리어의 주입은 보다 강하게 방지된다. 상기 실시예 에서, 매립층(8)과 동일한 전도형의 고농도로 도프된 영역(30)이 더 제공되며, 상기 영역은 표면(5)에 연장하고, 매립층(8)과 함께 베이스 영역을 완전히 에워싼다.
지금까지 설명한 본 발명에 따른 반도체 소자의 실시예 에서, 게이트 전극은 반도체 층으로 부터 역바이어스된 pn 접합에 의해 분리된 반도체 영역이다. 특히 보다 양호한 실시예에 따라서, 게이트 전극은 절연층(41)에 의해서 반도체 표면(5)으로 부터 분리된 전도층(40)에 의해서 형성된다.(제 4 도 참조). 이 전도층은 이 경우 접속층(12)도 형성하는 동일한 금속층에 의해서 형성되고 있으나, 이것은 별도로 필요불가결한 것은 아니다. 상기 절연층(41)은 산화 규소층, 질화 규소층 및 다른 단일 또는 복합 절연층으로도 할 수 있다. 따라서, 반도체 층(3)에 대하여 충분히 높은 부의 전압이 절연층(41)에 가할 때, 반도체 층(3)이 표면(5)로 부터 공핍화될 수 있는 금속-절연체-반도체 구조(40, 41, 3)가 형성된다. 상기 층(40)에 대하여 선택되는 재료는 금속 대신에, 다결정 규소, 금속 규화물, 또는 다른 전도성 재료로 한다. 상기 절연층(41)은 층(3)의 공핍이 측면상으로 부터 일어나는 회로에 있어서, 상기 공핍이 일반 동작 전압에서 충분히 일어날 정도로 얇게 선택한다.
본 발명은 제 1 도에서 도해적으로 도시된 바와 같이, 트랜지스터(7, 6, 9)가 에미터 폴로워(입력 전압 I, 출력 전압II)로서 접속된 회로에 있어서 특히 중요하다.
연관된 pn 접합의 비교적 고절연 파괴 전압에 대하여 유리한 조건을 얻기 위하여, 더욱 약하게 도프된 영역(10B, 14A)(연장부)은 강하게 도프된 영역(10A 및 14)에 더 부가 되지만, 표면의 전계 강도를 감소시킨다. 베이스 영역(6)에도 역시 이와 같은 연장부로 설치될 수 있다. 그러나, 상기의 연장부는 본 발명에 필수 불가결한 것이 아니다.
본 발명은 상술한 실시예에 한정시키지 않는다. 예컨대, 규소 이외의 반도체 재료를 사용하여도 좋고, 또한 여러 가지 반도체 영역의 전도형은 (동시에) 역 전도형으로 대체할 수 있고, 동시에 다양한 전압을 역으로 할 수 있다. 더우기, 이 소자는 실시예에 있어서와 같이, 절연형의 층부분에 배치될 필요는 없고, 한편 방사 방향으로 대칭적으로 구성될 필요도 없다.

Claims (6)

  1. 제 1 전도형의 기판 영역과, 그 기판 영역상에 배치되어 그 기판 영역과 pn 접합을 형성하는 제 2 역 전도형의 반도체 층 및, 표면에 인접한 제 1 전도형의 베이스 영역과, 그 베이스 영역내에 배치된 제 2 전도형의 에미터 영역과, 상기 기판 영역과 반도체 충 간에 존재하고 상기 베이스 영역의 하부에 위치된 고농도로 도프된 매립 층과, 표면에 인접한 제 2 전도형의 콜렉터 접점 영역과, 베이스 영역과 상기 콜렉터 접점 영역 간에 위치되고 장벽 층에 의해 분리된 게이트 전극을 가진 바이폴러 트랜지스터를 구비한 반도체 본체를 가진 반도체 소자에 있어서,
    상기 게이트 전극은 에미터 영역에 전기적으로 접속되는 것을 특징으로 한느 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 반도체 층과 pn 접합을 형성하는 제 1 전도형의 반도체 영역에 의해 구성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 전기적 절연 층에의해 반도체 표면으로 부터 분리되는 전기적 전도층에 의해 구성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한항에 있어서,
    고농도로 도프된 제 2 전도형의 분리 영역은 표면으로부터 제 2 전도형의 매립층까지 연장하고, 상기 매립층과 함께 반도체 본체내의 베이스 영역을 완전히 에워싸는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 내지 제 3 항 중 어느 한항에 있어서,
    고농도로 도프된 제 1 전도형의 매립층은 반도체 층과 기판 영역 간에 설치되고, 상기 게이트 전극 하부에 위치되는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 내지 제 3 항 중 어느 한항에 있어서,
    상기 바이폴러 트랜지스터는 에미터 플로워의 형으로 접속되는 것을 특징으로 하는 반도체 소자.
KR1019880014560A 1987-11-09 1988-11-05 반도체 소자 KR0138917B1 (ko)

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