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KR0137046B1 - Mos 트랜지스터를 사용하는 2상한 멀티플라이어 및 튜닝 가능한 연산 트랜스컨덕턴스증폭기 - Google Patents

Mos 트랜지스터를 사용하는 2상한 멀티플라이어 및 튜닝 가능한 연산 트랜스컨덕턴스증폭기

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Publication number
KR0137046B1
KR0137046B1 KR1019950015498A KR19950015498A KR0137046B1 KR 0137046 B1 KR0137046 B1 KR 0137046B1 KR 1019950015498 A KR1019950015498 A KR 1019950015498A KR 19950015498 A KR19950015498 A KR 19950015498A KR 0137046 B1 KR0137046 B1 KR 0137046B1
Authority
KR
South Korea
Prior art keywords
transistor
transistor pair
pair
transistors
differential
Prior art date
Application number
KR1019950015498A
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English (en)
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KR960003072A (ko
Inventor
가쯔지 기무라
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP13046694A external-priority patent/JP2540782B2/ja
Priority claimed from JP13046794A external-priority patent/JP2526808B2/ja
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960003072A publication Critical patent/KR960003072A/ko
Application granted granted Critical
Publication of KR0137046B1 publication Critical patent/KR0137046B1/ko

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier

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Abstract

차동 입력 전압에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기에 관한 것이다. 이 증폭기는 테일 전류원, 제1트랜지스터쌍, 제2트랜지스터쌍 및 제3트랜지스터쌍을 갖는다. 제1 및 제2트랜지스터쌍의 소스는 테일 전류원에 공통 접속된다. 제3트랜지스터쌍은 제1트랜지스터쌍에 캐스코드 접속된다. 제2트랜지스터쌍의 게이트는 제1트랜지스터쌍의 드레인에 각각 접속된다. 제1트랜지스터쌍중 하나의 게이트는 서로 접속되고 튜닝 전압은 그 쌍의 게이트에 인가된다. 차동 입력 전압은 제3트랜지스터쌍과 제1트랜지스터쌍중 다른 하나의 게이트 사이에 인가된다. 증폭기의 차동 출력 전류는 제2트랜지스터쌍의 적어도 차동 드레인 전류를 구비한다.

Description

MOS 트랜지스터를 사용하는 2상한 멀리플라이어 및 튜닝 가능한 연산 트랜스컨덕턴스 증폭기
제1도는 종래 튜닝 가능한 MOS OTA의 구성을 도시한 회로도.
제2도는 제1도에 도시한 종래 OTA의 전달 특성을 도시한 그래프.
제3도는 제1도에 도시한 종래 OTA의 트랜스컨덕턴스 특성을 도시한 그래프.
제4도는 종래 MOS 2상한 멀티플라이어의 구성을 도시한 회로도.
제5도는 본 발명의 제1실시예에 따른 MOS OTA의 일예의 구성을 도시한 회로도.
제6도, 제7도, 제8도, 제8도 및 제10도는 각각 본 발명의 제1실시예에 따른 MOS OT의 다른 예를 도시한 회로도.
제11도는 본 발명의 제2실시예에 따른 MOS OTA의 구성을 도시한 회로도.
제12도는 본 발명의 제3실시예에 따른 MOS OTA의 구성을 도시한 회로도.
제13도는 본 발명의 제4실시예에 따른 MOS OTA의 구성의 일예를 도시한 회로도.
제14도는 본 발명의 제4실시예에 따른 MOS OTA의 구성의 다른 예를 도시한 회로도.
제15도는 본 발명의 제5실시예에 따른 MOS OTA의 구성을 도시한 회로도.
제16도는 본 발명의 제6실시예에 따른 MOS OTA의 구성을 도시한 회로도.
제17도는 본 발명의 제7실시예에 따른 MOS 2상한 멀티플라이어의 구성의 일예를 도시한 회로도.
제18도 내지 제21도는 각각 본 발명의 제7실시예에 따른 MOS 2상한 멀티플라이어의 구성의 다른 예를 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명*
M1,M2,M3,M4,M5,M6,M7,M8:트랜지스터 11,21:정전류원
본 발명은 MOS(metal-oxide-semiconductor) 전계 효과 트랜지스터를 사용하여 구성된 튜닝 가능한(tunable) 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier; OTA) 및 OTA와 유사한 회로로 구성된 2상한 멀티플라이어(two-quadrant multiplier)에 관한 것으로, 특히 반도체 집적 회로상에 구성된 2상한 멀티플라이어 및 튜닝 가능한 OTA에 관한 것이다.
트랜스컨덕턴스 증폭기는 입력 전압에 비례하여 증가하는 전류를 출력하고, 또한 아날로그 신호 처리에 있어 반드시 필요한 기능 소자이다. 여러가지 트랜지스터컨덕턴스 증폭기 중에서, 제어전압(튜닝 전압)에 비례하여 이득이 증가하는 튜닝 가능한 OTA는 높은 실효값을 가지므로, 반도체 집적 회로 및 대규모 집적 회로(LSIs)에 널리 사용되고 있다. 또한, 튜닝 가능한 OTA는 입력 전압과 제어 전압의 곱에 비례하여 증가하는 출력 전류를 발생하므로, 멀티플라이어로서 사용될 수 있다.
튜닝 가능한 OTA 중의 하나로서, IEEE Joumal of Solid-State Circuits, Vol. 25, No. 1, pp.315-317, Feb. 1990에서 제트. 왕(Z. Wang) 및 더블류. 구잰버(W. Guggenbuhl)가 제안한 회로가 알려져 있다. 제1도는 왕 등에 의한 MOS OTA의 구성을 도시한 것이다. 이 회로는 동일한 특성을 갖는 8개의 MOS 트랜지스터 M1 내지 M8을 갖는다. MOS 트랜지스터 M1 내지 M4의 소스는 전류 2ISS의 정전류원(11)을 거쳐 전원 VSS에 공통 접속되어 있다. 특히, 쿼드리테일 셀(quadritalil cell)은 트랜지스터 M1 내지 M4로 구성된다. 트랜지스터 M5 및 M7은 직렬 접속되어 다른 전원 VDD와 전원 VSS사이에 개재한다. 마찬가지로, 트랜지스터 M6 및 M8도 직렬 접속되어 전원 전원 VDD와 VSS사이에 개재한다. 전원 VDD및 VSS의 전압은 각각 +5V 및 -5V이다.
트랜지스터 M1 및 M5의 게이트는 입력단자 A에 공통 접속되어 있다. 트랜지스터 M2 및 M4의 게이트는 다른 입력 단자 B에 공통 접속되어 있다. 또한, 트랜지스터 M7 및 M8의 게이트는 튜닝 전압 입력용 다른 입력 단자 C에 공통 접속되어 있다. 트랜지스터 M3의 게이트는 트랜지스터 M5의 소스에 접속되고, 트랜지스터 M4의 게이트는 트랜지스터 M6의 소스에 접속되어 있다. 트랜지스터 M1 및 M4의 드레인은 서로 접속되어, 트랜지스터 M1 및 M2의 드레인 전류 합은 I1로 나타내어 진다. 마찬가지로, 트랜지스터 M2 및 M3의 드레인도 공통 접속되어, 트랜지스터 M2 및 M3의 드레인 전류 합은 I2로 나타내어 진다.
이 OTA에 있어서, 차동 입력 전압은 입력 단자 A와 B 사이에 인가되고, 튜닝 전압 VB는 입력 단자 C와 전원 VSS사이에 인가된다. 전류 I1과 I2사이의 차동 전류 △I는 출력값을 나타낸다.
포화 영역에서 동작하는 MOS 트랜지스터의 드레인 전류는 채널 길이 변조 및 기판 효과를 무시할때,
IDi=β(VGSi-VTH)2(VGSi=VTH)
IDi=0 (VGSi=VTH) (1)
로 되고, 여기서 β는 트랜스컨덕턴스 파라미터로서, β=μ(Cox/2)(W/L)로 주어진다. μ은 캐리어의 실효 모빌리티이고, COX는 단위 면적당 게이트 산화막 용량이고, W 및 L은 각각 게이트 폭 및 게이트 길이이다. 또한, VTH는 스레시홀드 전압을 나타내고, VGSi는 i번째 트랜지스터의 게이트-소스 전압을 나타낸다.
트랜지스터가 동일한 특성을 갖고 등가의 튜닝 전압 VB가 트랜지스터 M7 및 M8의 게이트에 인가되므로, 두개의 트랜지스터 M7 및 M8의 드레인 전류는 서로 동일하다. 드레인 전류값이 IB로 나타내어질때, 트랜지스터 M5 및 M6의 드레인 전류도 IB와 동일하게 된다. 따라서, 트랜지스터 M5 및 M6의 게이트-소스간 전압 VGS5및 VGS6모두가 튜닝 전압 VB와 동일하게 된다. 따라서, 트랜지스터 M1 내지 M4의 드레인 전류 ID1내지 ID4는 다음 식으로 주어지는 바와 같이 나타내어 진다.
ID1= β(Vi/2+VR-VS-VTH)2(2)
ID2= β(Vi/2+VR-VS-VTH)2(3)
ID3= β(Vi/2-VB+VR-VS-VTH)2(4)
ID4= β(-Vi/2-VB+VR-VS-VTH)2(5)
여기서, Vi는 입력 차동 전압이고, VR은 입력 신호의 중간 전압(dc 전압)이며, VS는 공통 전원이다.
데일 전류의 조건에서, 다음 식이 성립한다.
ID1+ID2+ID3+ID4=I0(6)
결국, 투닝 가능한 MOS OTA의 차동 출력 전류 ΔI는 다음 식으로 나타내어 진다.
식(7)에서 알 수 있는 바와 같이, MOS 전계 효과 트랜지스터의 입/출력 특성의 2승칙(square-law)이 성립한다고 가정할때, 회로는 선형 동작하고 차동 출력 전류 ΔI는 그 회로내 어떠한 MOS 트랜지스터도 컷 오프인 입력 전압 범위내에서 튜닝 전압 VB와 차동 입력 전압 Vi의 곱에 비례하여 증가한다. 차동 입력 전압 Vi가 높아짐에 따라, 회로내 MOS 트랜지스터가 컷오프 상태로 들어가지 시작하여 회로는 선형 동작에서 벗어난다.
제2도는 식(7)에 기초한 파라미터로서 튜닝 전압 VB를 사용하여 상술한 종래 MOS OTA의 전달 특성을 도시한 것이다. 제2도로부터, 입력 전압이 하이일때 차동 출력 전류 ΔI가 테일 전류에 의해 제한되는 것을 알 수 있다. 또한, 종래 MOS OTA의 트랜스컨덕턴스 특성은 다음 식으로 주어진 바와 같이 입력 전압 Vi로 식(7)을 미분하는 것에 의해 구해진다.
제3도는 튜닝 전압 VB를 파라미터로서 사용하여 이 방식으로 구한 트랜스컨덕턴스 특성을 도시한 것이다.
한편, 반도체 집적 회로 또는 대규모 집적 회로에서는 회로 패턴의 미세화가 진행중이고, 미세화가 진행함에 따라 사용 전원 전압도 종래 5V 전압에서 3.3V로 또한 3V로 감소한다. 따라서, 저 전압에서 동작하는 회로의 필요성이 더욱 증가하고 있다. LSI 제조 프로세스로서의 CMOS 프로세스는 최적의 프로세스 기술로서 인식되고 있어, CMOS 구성의 OTA 실현이 요망되고 있다. 또한, 상술한 종래 OTA에 대하여, 회로를 구성하는 트랜지스터 수를 줄이거나 또는 선형 동작의 범위를 확대하는 것이 요망되고 있다.
튜닝 가능한 OTA를 사용하여 멀티플라이어를 구성하여 MOS 멀티플라이어중 하나로서 할 수 있고, 이러한 회로는 케이. 벌트(K. Bult) 및 에이취. 윌링가(H. Wallinga)에 의해 IEEE Journal of Solid-State Circuit, Vol. SC-21, No. 3, pp. 430-435, June 1986에 기재되어 있다. 케이. 벌트 등은 2상한 멀티플라이어 및 4 상한 멀티플라이어 모두를 기재하고 있다. 제4도는 케이. 벌트 등에 의한 2상한 멀티플라이어의 구성 일예를 도시한 회로도이다.
이 멀티플라이어는 동일한 특성을 갖는 6개의 MOS 트랜지스터 M1 내지 M6을 구비한다. 트랜지스터 M1 내지 M4 의 소스는 공통 접지되어 있다. 트랜지스터 M5 및 M6은 트랜지스터 M1 및 M2의 드레인에 각각 직렬 접속되어 있다. 트랜지스터 M3 및 M6의 드레인은 서로 접속되고, 그들의 드레인 전류의 결합 전류는 IL로 나타내어진다. 마찬가지로, 트랜지스터 M4 및 M5의 드레인도 서로 접속되고, 그들의 드레인 전류의 합은 IR로 나타내어 진다. 또한, 입력 전압 V1및 V1'는 트랜지스터 M1 및 M2의 게이트에 각각 인가된다. 입력 전압 V1및 V1'는 차동 입력 전압을 규정한다. 트랜지스터 M5 및 M6의 게이트는 서로 접속되고 제2입력 전압 V2는 그들에 인가된다. 또한, 트랜지스터 M3 및 M4의 게이트는 트랜지스터 M1 및 M2의 드레인에 각각 접속된다. 케이. 벌트 및 에이취. 윌링가에 의한 2상한 멀티플라이어는 트랜지스터 M1, M3 및 M5로 구성된 제1전압 제어 V-I 컨버터와 M2, M4 및 M6으로 구성된 제2전압 제어 컨버터의 조합으로서 구성된다고 간주할 수 있다.
MOS 트랜지스터의 드레인 전류가 상술한 식(1)에 따라 동작한다고 가정하면, 트랜지스터의 드레인 전류 ID1내지 ID4는 다음 식으로 주어진 바와 같이 나타내어 진다.
ID1=β(V1-VTH)2(9)
ID2=β(V1'-VTH)2(10)
ID3=β(V2-V1-VTH)2(11)
ID4=β(V2-V1'-VTH)2(12)
따라서, 차동 출력 전류 ΔI는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=(ID2+ID3)-(ID1+ID4)
=2βVi(2VTH-VC)(13)
여기서, V1=VR1+Vi/2, V1'=VR1-Vi/2, 및 V2=VC이다. 또한, VR1은 차동 입력 전압에 대한 기준 전압이다.
여기서, VTH가 일정한 값이므로, 제4도에 도시한 종래 MOS 2상한 멀티플라이어는 스레시홀드 레벨 VTH를 무시하면, 차동 입력 전압 Vi와 제2입력 전압 V2의 곱에 비례하여 증가하는 차동 전류 ΔI를 출력한다.
또한, MOS 2상한 멀티플라이어에 대하여, 선형 동작 범위를 확대하여 더 감소된 전압으로 동작하는 것이 요망된다.
본 발명의 제1목적은 선형성이 우수하고 비교적 작은 규모의 회로 구성으로 실현할 수 있는 MOS OTA를 제공하는 것이다.
본 발명의 제2목적은 선형성이 우수하고 입력 전압 신호가 용이하게 인가되는 MOS 2 상한 멀티플라이어를 제공하는 것이다.
상술한 본 발명의 제1목적은 차동 입력 전압에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기에 있어서, 테일 전류원, 소스가 공통 접속되고 상기 테일 전류원에 의해 구동되는 제1 및 제2트랜지스터쌍, 및 상기 제1트랜지스터쌍에 캐스코드 접속되어 상기 제1트랜지스터쌍에 대한 부하로서 기능하는 제3트랜지스터쌍을 포함하며, 상기 제2트랜지스터쌍의 게이트는 상기 제1트랜지스터쌍의 드레인에 각각 접속되고, 상기 제1트랜지스터쌍과 상기 제3트랜지스터쌍중 한쪽 트랜지스터쌍의 게이트는 공통 접속되어 튜닝 전압이 인가되고, 상기 제1트랜지스터쌍과 상기 제3트랜지스터쌍중 다른쪽 트랜지스터쌍의 게이트에는 차동 입력 전압이 인가되며, 상기 차동 출력 전류는 상기 제2트랜지스터쌍의 적어도 드레인 전류를 구비하는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기에 의해 달성된다.
상술한 본 발명의 제1목적은 차동 입력 전압에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기에 있어서, 제1테일 전류원, 제2테일 전류원, 드레인이 서로 교차 결합되고 소스가 상기 제1테일 전류원에 공통 접속된 제1 및 제2트랜지스터쌍, 및 캐스코드 접속된 트랜지스터로 구성되고 상기 제2테일 전류원에 접속된 차동쌍을 포함하며, 상기 차동쌍을 구성하는 상단측 트랜지스터의 게이트는 튜닝 전압이 인가되도록 공통 접속되고, 상기 상단측 트랜지스터의 소스는 상기 제1트랜지스터쌍의 게이트에 각각 접속되고, 상기 차동쌍을 구성하는 하단측 트랜지스터의 게이트는 상기 제2트랜지스터쌍의 게이트에 각각 접속되며, 상기 차동 입력 전압은 상기 제2트랜지스터쌍의 게이트 사이에 인가되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기에 의해 달성된다.
상술한 본 발명의 제2목적은 두개의 입력 전압 값의 곱에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 2상한 멀티플라이어에 있어서, 소스가 공통 접속된 제1 및 제2트랜지스터쌍, 및 상기 제1트랜지스터쌍에 캐스코드 접속되고 상기 제1트랜지스터쌍에 대한 부하로서 작용하는 제3트랜지스터쌍을 포함하며, 상기 제2트랜지스터쌍의 게이트는 상기 제1트랜지스터쌍의 드레인에 각각 접속되고, 상기 제3트랜지스터쌍의 게이트 사이에는 차동 입력 전압이 제1입력 전압으로서 인가되고, 공통 접속된 상기 제1트랜지스터쌍의 게이트에는 제2입력 전압이 인가되며, 상기 차동 출력 전류는 상기 제2트랜지스터쌍의 적어도 드레인 전류를 구비하는 것을 특징으로 하는 튜닝 가능한 MOS 2상한 멀티플라이어에 의해 달성된다.
상술한 본 발명의 제2목적은 두개의 입력 전압 값의 곱에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 2상한 멀티플라이어에 있어서, 소스가 공통 접속된 제1 및 제2트랜지스터쌍, 및 상기 제1트랜지스터쌍에 캐스코드 접속되고 상기 제1트랜지스터쌍에 대해 부하로서 작용하는 제3트랜지스터쌍을 포함하며, 상기 제2트랜지스터쌍의 드레인은 상기 제3트랜지스터쌍의 드레인에 교차 결합으로 접속되지 않고, 상기 제2트랜지스터쌍의 게이트는 상기 제1트랜지스터쌍의 드레인에 각각 접속되고, 상기 제1트랜지스터쌍의 게이트 사이에는 차동 입력 전압이 제1입력 전압으로서 인가되고, 공통 접속된 상기 제3트랜지스터쌍의 게이트에는 제2입력 전압이 인가되며, 상기 차동 출력 전류는 상기 제2트랜지스터쌍의 적어도 드레인 전류를 구비하는 것을 특징으로 하는 튜닝 가능한 MOS 2상한 멀티플라이어에 의해 달성된다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 첨부 도면에 따라 본 발명의 실시예를 설명한다.
[제1 실시예]
예 1
본 발명의 제1실시예의 MOS OTA는 제5도에 도시한 바와 같이 6개의 MOS 트랜지스터 M1 내지 M6을 구비한다. 4개의 트랜지스터 M1 내지 M4의 소스는 서로 접속되고, 전류 값이 IO로 나타내어진 정전류원(21)을 거쳐 접지된다. 또한, 트랜지스터 M5 및 M6은 트랜지스터 M1 및 M2의 드레인에 부하로서 각각 접속된다. 트랜지스터 M3 및 M4의 게이트는 트랜지스터 M1 및 M2의 드레인에 각각 접속된다. 트랜지스터 M1 내지 M4는 하나의 테일 전류 IO를 공유하므로 쿼드리 테일 셀(quadritail cell)을 구성한다. 그러나, 트랜지스터 M5 및 M6이 트랜지스터 M1 및 M2에 캐스코드 접속되므로, 이하 상술한 회로를 캐스코드 쿼드리테일 셀이 라고 한다.
트랜지스터 M1 및 M2의 게이트는 서로 접속되고, 튜닝 전압 VC는 그들에 인가된다. 트랜지스터 M5 및 M6의 게이트사이에는 차동 입력 전압 Vi가 인가된다.
또한, 트랜지스터 M5 및 M6의 드레인은 전원 전압 VDD에 공통 접속된다. 여기서, 트랜지스터 M3 및 M4의 드레인 전류 ID3및 ID4는 전류 IL및 IR로 각각 나타낸다.
i번째 트랜지스터의 게이트-소스 전압을 VGSi로 나타내고 i번째 트랜지스터의 드레인 전류를 IDi로 나타낼때, ID1=ID2및 VGS1=VGS2=VGS5=VGS6이 성립하므로, 트랜지스터 M1 내지 M6의 드레인 전류 ID1내지 ID4는 다음 식으로 주어진 바와 같이 나타내어진다.
ID1=ID2=β(VC-VS-VTH)2(14)
ID3=β(Vi/2-VR-VC-VTH)2(15)
ID4=β(-Vi/2+VR-VC-VTH)2(16)
여기서, β는 트랜지스터의 트랜스컨덕턴스 파라미터이고, VR은 차동 입력 전압의 중간 전압에 대응하는 기준 전압이며, VTH는 스레시홀드 전압이다.
한편, 테일 전류의 조건으로부터, 다음의 식이 성립한다.
ID1+ID2+ID3+ID4=IO(17)
따라서, 차동 입력 전류 ΔI는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=ID3-ID4
=2βVi(VR-VC-VTH)(18)
공통 소스 전압 VS는 차동 입력 전압 Vi에 의존하고 다음과 같이 나타내어진다.
그러나, 차동 출력 전류 ΔI는 식(18)에서 알 수 있는 바와 같이 공통 소스 전압 VS에 의존하지 않으므로, 결국 이 회로는 입력 전압 Vi에 비례하여 증가하는 차동 출력 전류 ΔI를 출력한다. 요약하면, 이 회로는 선형 동작한다.
예 2 및 예 3
상술한 제5도에 도시한 MOS OTA에 있어서, 트랜지스터 M3 및 M4쌍의 드레인 전류 ID3과 ID4사이의 차이는 차동 출력 전류 ΔI로서 구해진다. 그러나, 차동 출력 전류 ΔI는 쿼드리테일 셀의 드레인 전류 ID1내지 ID4로부터 여러가지 다른 방법으로 구할 수도 있다. 제6도에 도시한 예 2의 MOS OTA에 있어서, 캐스코드 트랜지스터쌍의 상부 트랜지스터 및 쿼드리테일 셀을 구성하는 다른 트랜지스터쌍은 병렬 접속되고, 트랜지스터 M5 및 M6의 드레인은 트랜지스터 M3 및 M4의 드레인에 각각 접속된다. 따라서, 이 MOS OTA의 출력 차동 전류 ΔI는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=(ID1+ID3)-(ID2+ID4)
=2βVi(VR-VC-VTH)(20)
한편, 제7도에 도시한 예 3의 MOS OTA에 있어서, 쿼드리테일 셀을 구성하는 두개의 트랜지스터쌍은 교차 결합되고, 트랜지스터 M5 및 M6의 드레인은 트랜지스터 M4 및 M3의 드레인에 각각 접속된다. 따라서, 이 MOS OTA의 출력 차동 전류 ΔI는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=(ID2+ID3)-(ID1+ID4)
=2βVi(VR-VC-VTH)(21)
식(20) 및 (21)에서 명백한 바와 같이, 제6도 및 제7도에 도시한 MOS OTA 모두는 제5도에 도시한 MOS OTA와 동일한 입/출력 특성을 갖고 선형 동작한다.
예 4
제5도, 제6도 및 제7도에 도시한 MOS OTA는 차동 입력 전압 Vi가 테일 전류원(21)으로부터 멀리 떨어지고 캐스코드 접속된 두개의 트랜지스터 쌍중 하나에 인가되도록 구성되지만, 차동 입력 전압 Vi가 테일 전류원(21)에 가까운 트랜지스터쌍에 입력되는 다른 구성을 사용할 수도 있다. 제8도에 도시한 예 4의 MOS OTA는 제5도에 도시한 OTA와 마찬가지 구성을 갖지만, 구조상 차동 입력 전압 Vi가 트랜지스터 M1 및 M2의 게이트 사이에 인가되고 튜닝 전압 VC가 서로 접속된 트랜지스터 M5 및 M6의 게이트에 인가된다는 점에 있어서 상이하다.
상술한 구조에서 VGS1=VGS5,VGS2=VGS6,ID1=ID5및 ID2=ID6이 성립하므로, 트랜지스터 M1 내지 M6의 드레인 전류 ID1내지 ID4는 다음과 같이 나타내어 진다.
ID1=β(Vi/2+VR-VS-VTH)2(22)
ID2=β(-Vi/2+VR-VS-VTH)2(23)
ID3=β(VC-Vi/2-VR-VTH)2(24)
ID4=β(VC-Vi/2-VR-VTH)2(25)
상술한 식(17)이 테일 전류 Io의 조건으로부터 성립하므로, 차동 출력 전류 ΔI는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=ID3-ID4
=2βVi(VR-VC-VTH)(26)
이 회로에 있어서, 공통 소스 전류 VS는 차동 입력 전압 Vi에 의존하고 다음 식과 같이 나타내어 진다.
공통 소스 전압 VS가 식(26)에 없으므로, 이 회로는 선형 동작한다.
예 5
제9도에 도시한 예 5의 MOS OTA는 평형형 캐스코드 쿼드리테일 셀(balanced-cascoded quadritail cell)을 사용하고, 제6도에 도시한 OTA와 구조상 차동 입력 전압 Vi가 트랜지스터 M1 및 M2의 게이트 사이에 인가되고 튜닝 전압 VC가 서로 접속된 트랜지스터 M5 및 M6의 게이트에 인가된다는 점에서 상이하다.
이 회로에 있어서, 상술한 식(22) 내지 식(25)가 트랜지스터 M1 내지 M4의 드레인전류 ID1내지 ID4에 대하여 성립하고 또한 식(17) 및 식(27)이 성립한다. 따라서, 차동 출력 전류 ΔI는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=(ID1+ID3)-(ID2+ID4)
=2βVi(VR1-VC-VS)(28)
이 회로에 있어서, 공통 소스 전압 VS는 식(27)에서 알 수 있는 바와 같이 차동 입력 전압 Vi에 의존하고, 자동 입력 전류 ΔI는 식(28)에서 알 수 있는 바와 같이 공통 소스 전압 VS의 항을 구비한다. 따라서, 공통 소스 전압 VS의 항은 차동 출력 전류 ΔI의 비선형항이고 회로의 출력 선형성을 열화시킨다.
예 6
제10도에 도시한 예 6의 MOS OTA는 불평형형 캐스코드 쿼드리테일 셀(unbalanced-cascoded quadritail cell)을 사용하고 제7도에 도시한 OTA와 구조상 차동 입력 전압 Vi가 트랜지스터 M1 및 M2의 게이트 사이에 인가되고 튜닝 전압 VC가 서로 접속된 트랜지스터 M5 및 M6의 게이트에 인가된다는 점에서 상이하다.
이 회로에 있어서, 식(22) 내지 (25)는 트랜지스터 M1 내지 M4의 드레인 전류 ID1내지 ID4에 대하여 성립하고, 식(17) 및 (27)도 성립한다. 따라서, 차동 출력 전류 ΔI는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=(ID2+ID3)-(ID1+ID4)
=2βVi(VC-VS-2VTH)(29)
또한, 이 회로에 있어서, 차동 출력 전류 ΔI는 제9도에 도시한 회로와 마찬가지로 공통 소스 전압 VS의 항을 구비한다. 따라서, 이 항은 차동 출력 전류 ΔI의 비선형 항이고 회로의 출력 선형성을 열화시킨다.
제5도 내지 제10도에 도시한 제1실시예의 MOS OTA에 있어서, 플로팅 입력은 캐스코드 쿼드리테일 셀을 사용하여 정전류로 트랜지스터를 구동시킴으로써 실현된다. 또한, 선형 동작은 제5도 내지 제8도에 도시한 예 1 내지 예 4의 MOS OTA로 각각 실현된다. 한편, 제9도 및 제10도에 도시한 예 5 및 예 6의 MOS OTA에 의하면, 선형 동작은 실현되지 않고, 튜닝 전압에 대한 선형성이 희생된다.
[제2실시예]
상술한 바와 같이, 제9도에 도시한 MOS OTA에 의하면, 차동 출력 전류 ΔI가 공통 소스 전압 VS에 의해 가변하므로 선형 동작을 실현할 수 없다. 그러나, 식(28)에서 명백한 바와 같이, 공통 소스 전압 VS에 따라 평형형 캐스코드 쿼드리테일셀에 튜닝 전압을 인가하는 것에 의해, 공통 소스 전압 VS의 항을 차동 출력 전류 ΔI를 나타내는 식에서 삭제할 수 있어 선형 동작을 실현할 수 있다. 제11도에 도시한 본 발명의 제2실시예의 MOS OTA에 있어서, 외부에서 입력된 제어 전압 VB의 레벨은 공통 소스 전압 VS를 참조하여 튜닝 전압 VC가 캐스코드 쿼드리테일 셀에 인가될 수 있도록 연산 증폭기(30)를 사용하여 시프트된다. 특히, 동일한 저항값을 갖고 직렬 접속된 두개의 저항 R은 트랜지스터 M5 및 M6의 공통 게이트와 트랜지스터 M1 내지 M4의 공통 소스 사이에 개재하고, 튜닝 전압 VB는 연산 증폭기(30)의 (+) 입력 단자로 입력되고, 연산 증폭기(30)의 (-) 입력 단자는 두개의 저항 R의 중간에 접속된다. 또한, 연산 증폭기(30)의 출력 단자는 트랜지스터 M5 및 M6의 게이트에 공통 접속된다.
[제3실시예]
제12도에 도시한 본 발명의 제3실시예의 MOS OTA는 튜닝 전압 VC가 공통 소스 전압 VS를 참조하여 캐스코드 쿼드리테일 셀에 인가되도록 동일한 저항값을 갖는 두개의 저항 R 및 두개의 MOS 트랜지스터 M7 및 M8을 추가로 구비하는 점에서 제5도에 도시한 MOS OTA의 변형예이다. 트랜지스터 M7 및 M8은 직렬접속되고, 트랜지스터 M7의 소스는 트랜지스터 M1 내지 M4의 소스에 접속되고, 트랜지스터 M8의 드레인 및 게이트는 서로 접속되며, 튜닝 전압 VB는 트랜지스터 M8의 드레인 및 게이트에 인가된다. 트랜지스터 M7의 드레인은 트랜지스터 M5 및 M6의 게이트에 접속된다. 두개의 저항 R은 트랜지스터 M1의 게이트와 트랜지스터 M2의 게이트 사이에 직렬로 개재하고, 그 직렬 접속의 중간은 트랜지스터 M7의 게이트에 접속된다.
트랜지스터 M7이 테일 전류원(11)을 공유하므로, 이 회로는 정확히 평형형 캐스코드 퀸트-테일 셀(balanced-cascoded quint-tail cell)이라고 할 수 있다. 접지 점에서 측정한 튜닝 전압 Vc, 즉 트랜지스터 M5 및 M6의 게이트 전압은 다음과 같이 주어진다.
VC=VB-VR+VS-VTH(30)
식(30)을 식(28)에 대입하면, 이 회로의 차동 출력 전류 ΔI가 공통 소스 저압 VS에 의존하지 않아 선형 동작이 실현되는 것을 알 수 있다.
[제4실시예]
불평형형 캐스코드 쿼드리테일 셀을 사용하는 MOS OTA(제10도 참조)를, 트랜지스터를 3단으로 캐스코드 접속하고 그들의 트랜지스터 사이즈를 트랜스컨덕턴스 파라미터가 가변하도록 가변하는 것에 의해 공통 소스 전압 VS에 의존하지 않는 회로로서 구성할 수 있다. 이 회로는 선형 동작한다. 제13도는 상술한 종류의 회로 예를 도시한 것이다. 제13도에 도시한 회로는 트랜지스터 M1과 M5 사이에 또 하나의 트랜지스터 M7을 추가로 삽입하고 트랜지스터 M2와 M6 사이에 또 다른 하나의 트랜지스터 M8을 삽입하며, 트랜지스터 M1, M2, M5, M6, M7 및 M8 각각이 동일한 트랜스컨덕턴스 파라미터 β를 가지며, 트랜지스터 M3 및 M4가 다른 트랜스컨덕턴스 파라미터 Kβ를 갖는다는 점에서 제10도에 도시한 회로의 변형예이다. 트랜지스터 M7의 드레인 및 게이트는 서로 접속되고, 그와 마찬가지로 트랜지스터 M8의 드레인 및 게이트도 서로 접속된다. K=1/2인 경우, 이 불평형형 더블 캐스코드 쿼드리테일 셀의 차동 출력 전류 ΔI는 다음과 같이 주어진다.
ΔI=4βVi(VC-VR-2VTH)(31)
특히, K=1/2를 달성하기 위해, 트랜지스터 M3 및 M4의 게이트 폭 W와 길이 L 사이의 비율은 다른 트랜지스터 M1, M2, M5 및 M6의 W/L 비율의 1/2과 동일해야 한다.
또는 동일한 사이즈의 트랜지스터를 사용하여, 즉 동일한 트랜스컨덕턴스 파라미터 β를 갖는 트랜지스터를 사용하여, 제13도에 도시한 것과 마찬가지 회로를 구성하기 위해서는 차동 출력 전류 ΔI에 기여하는 트랜지스터 M3 및 M4을 통해 개별적으로 흐르는 전류의 1/2과 전류가 동일하게 되도록 회로를 구성해야 한다. 특히, 제14도에 도시한 바와 같이, 트랜지스터 M9 및 M10은 트랜지스터 M3의 드레인에 접속되고, 트랜지스터 M9의 드레인은 트랜지스터 M8의 드레인에 접속되며, 전원 전압은 트랜지스터 M10의 드레인에 공급된다. 또한, 트랜지스터 M9 및 M10의 게이트는 트랜지스터 M9의 드레인에 공통 접속된다. 마찬가지로, 트랜지스터 M11 및 M12는 트랜지스터 M4의 드레인에 접속되고, 트랜지스터 M11 및 M12의 게이트는 트랜지스터 M11의 드레인에 접속된다. 또한, 트랜지스터 M11의 드레인은 트랜지스터 M7의 드레인에 접속되고, 전원 전압은 트랜지스터 M12의 드레인에 공급된다. 여기서, 트랜지스터 M3 및 M4의 트랜스컨덕턴스 파라미터는 다른 트랜지스터의 트랜스컨덕턴스 파라미터와 동일하다. 상술한 구성으로 하는 것에 의해, 트랜지스터 M9 및 M11을 통해 흐르는 드레인 전류는 트랜지스터 M3 및 M4를 통해 흐르는 전류의 절반과 각각 동일하게 되고, 회로는 제13도에 도시한 회로와 등가의 입/출력 특성을 나타낸다.
하나의 트랜스터를 사용하여 트랜스컨덕턴스 파라미터를 절반으로 줄이려고 하면, 4배의 면적이 필요하다. 따라서, 제13도에 도시한 회로에 의하면, 트랜스컨덕턴스 파라미터가 β인 14개 트랜지스터의 총 면적과 동일한 면적이 필요하다. 그와 반대로, 제14도에 도시한 회로는 트랜스컨덕턴스 파라미터가 β인 12개 트랜지스터를 필요로 한다. 어쨋든, 이들 회로가 3단인 트랜지스터의 캐스코드 접속을 구비하므로, 그들 회로로의 전원 전압을 낮추는 것이 곤란하다.
[제5실시예]
본 발명의 MOS OTA는 입력 회로로서의 오프셋 발생기가 제1도에 도시한 왕등에 의한 쿼드리테일 셀 회로에 추가된 형태의 회로를 구비한다. 오프셋 발생기는 트랜지스터가 캐스코드 접속된 캐스코드 차동쌍 또는 분압기를 구비하는 캐스코드 쿼드리테일 셀을 사용할 수 있다.
제15도에 도시한 MOS OTA에 있어서, 캐스코드 차동쌍으로 구성된 MOS 전압 가산기가 입력 회로로서 사용되어 튜닝 가능한 오프세트 회로가 실현된다. 4개의 트랜지스터 M1 내지 M4의 소스는 서로 접속되고 정전류 Io의 테일 전류원(22)을 거쳐 접지된다. 트랜지스터 M1 및 M4의 드레인은 서로 접속되고, 트랜지스터 M1 및 M4의 드레인 전류 ID1및 ID3의 합은 전류 IR로서 나타내어 진다. 마찬가지로, 트랜지스터 M2 및 M3의 드레인은 서로 접속되고, 드레인 전류 ID2및 ID3의 합은 IL로서 나타내어진다. 소스가 서로 접속되고 다른 정전류 Ib로 나타낸 제2테일 전류원(23)에 의해 구동되는 트랜지스터 M5 및 M6 쌍이 마련되고, 트랜지스터 M7 및 M8은 트랜지스터 M5 및 M6의 드레인에 각각 접속된다. 트랜지스터 M7 및 M8의 드레인에는 전원 전압이 공급되고, 트랜지스터 M7 및 M8의 게이트는 서로 접속되며, 트랜지스터 M7 및 M8의 게이트에는 튜닝 전압 Vc이 인가된다. 트랜지스터 M3 및 M4의 게이트는 트랜지스터 M5 및 M6의 드레인에 각각 접속된다.
트랜지스터 M1의 게이트 및 트랜지스터 M5의 게이트는 서로 접속되고, 트랜지스터 M2의 게이트 및 트랜지스터 M6의 게이트도 서로 접속된다. 트랜지스터 M5의 게이트와 트랜지스터 M6의 게이트 사이에는 차동 입력 전압 Vi가 인간된다.
이 회로에 있어서, 캐스코드 차동쌍은 트랜지스터 M5 내지 M8로 구성되고 회로는 전압 가산기로서 기능한다.
[제6실시예]
제16도에 도시한 MOS OTA에 있어서, 분압기를 구비하는 캐스코드 쿼드리테일 셀은 입력 회로로서 사용되어, 튜닝 가능한 오프셋 회로가 실현된다. 특히, 쿼드리테일 셀은 트랜지스터 M1 내지 M4로 구성되고, 캐스코드 쿼드리테일 셀은 트랜지스터 M5 내지 M12로 구성된다. 트랜지스터 M1 내지 M4의 소스는 정전류 Io의 제1테일 전류원(22)에 공통 접속되고, 트랜지스터 M5 내지 M8의 소스는 정전류 Ib의 다른 제2테일 전류원(23)에 공통 접속된다. 트랜지스터 M1 내지 M4의 드레인은 서로 접속되고, 트랜지스터 M1 및 M4의 드레인 전류 ID1및 ID4의 합은 전류 IR로서 나타내어 진다. 마찬가지로, 트랜지스터 M2 및 M3의 드레인은 서로 접속되어, 트랜지스터 M2 및 M3의 드레인 전류 ID2및 ID3의 합은 전류 IL로 나타내어 진다.
트랜지스터 M9 내지 M12는 트랜지스터 M5 내지 M8의 드레인에 각각 접속되고, 트랜지스터 M9 내지 M12의 드레인에는 전원 전압이 공급된다. 트랜지스터 M1, M5 및 M6의 게이트는 트랜지스터 M5의 드레인에 공통 접속되고, 트랜지스터 M2, M7 및 M8의 게이트는 트랜지스터 M8의 드레인에 공통 접속된다. 특히, 트랜지스터 M5 및 M6은 제1전류 미러 회로를 구성하고, 트랜지스터 M7 및 M8은 제2전류 미러 회로를 구성한다. 트랜지스터 M3 및 M4의 게이트는 트랜지스터 M6 및 M7의 드레인에 각각 접속된다. 또한, 트랜지스터 M11 및 M12의 게이트는 서로 접속되고, 튜닝 전압 VC는 트랜지스터 M11 및 M12의 게이트에 인가되며, 차동 입력 전압 Vi는 트랜지스터 M9의 게이트와 트랜지스터 M12의 게이트 사이에 인가된다.
[제7실시예]
상술한 실시예의 튜닝 가능한 MOS OTA는 MOS 2상한 멀티플라이어로서 사용될 수 있다. 이하, 본 발명에 따른 MOS 2상한 멀티플라이어의 예들을 설명한다.
예 1
제17도에 도시한 MOS 2상한 멀티플라이어는 제5도에 도시한 MOS OTA에서 테일 전류원을 제거한 구조와 동일하다. 트랜지스터 M1 내지 M4의 소스는 직접 접지되고, 트랜지스터 M1 및 M2의 게이트는 서로 접속되며 제1입력 전압 V1은 트랜지스터 M1 및 M2의 게이트에 인가된다. 한편, 전압 V2및 V2'는 트랜지스터 M5 및 M6의 게이트에 제2전압으로서 각각 입력된다. 전압 V2및 V2'는 차동 입력 전압을 규정한다.
VGS1=VGS2=VGS5=VGS6=V1및 ID1=ID2가 이 회로에 대하여 성립하므로, 트랜지스터 M1 내지 M4의 드레인 전류 ID1내지 ID4는 다음 식으로 나타내어진다.
ID1=ID2=β(V1-VTH)2(32)
ID3=β(V2-V1-VTH)2(33)
ID4=β(V2'-V1'-VTH)2(34)
따라서, 차동 출력 전류 ΔI는 다음과 같이 주어진다.
ΔI=IL-IR
=ID3-ID4
=2βVi(VR1-VC-VTH)(35)
여기서, V1=VC, V2=VR1-Vi/2 및 V2'=VR1+Vi/2이며, VR1은 차동 전위 Vi(=V2-V2')의 중간 전압이다. 따라서, 이 2상한 멀티플라이어는 선형 동작한다.
예 2 및 예 3
제18도 및 제19도에 도시한 예 2 및 예 3의 MOS 2상한 멀티플라이어는 테일 전류원이 제거되고 트랜지스터 M1 내지 M4의 소스가 직접 접지된다는 점에서 제6도 및 제7도에 도시한 MOS OTA의 변형예이다. 상술한 예 1과 마찬가지로, 제1입력 전압 V1및 제2입력 전압 V2및 V2'는 이 MOS 2상한 멀티플라이어에 차동 입력 전압으로서 인가된다. 또한 본 발명에 의하면, 트랜지스터 M1 내지 M4의 드레인 전류 ID1내지 ID4는 식(32) 내지 (34)로 나타내어진다.
따라서, 제18도 회로의 차동 출력 전류 ΔI는 다음과 같이 나타내어진다.
ΔI=IL-IR
=(ID1+ID3)-(ID2+ID4)
=2βVi(VR1-VC-VTH)(36)
한편, 제19도 회로의 차동 출력 전류 ΔI는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=(ID2+ID3)-(ID1+ID4)
=2βVi(VR1-VC-VTH)(37)
결국, 제18도 및 제19도 회로 모두는 제17도 회로와 동일한 입/출력 특성을 갖고 선형 동작한다.
예 4
제20도에 도시한 예 4의 차동 출력형 MOS 2상한 멀티플라이어는 테일 전류원이 제거된 점에 있어서 제8도에 도시한 MOS OTA의 변형 구조이다. 트랜지스터 M1 내지 M4의 소스는 직접 접지되고, 입력 전압 V1및 V1'는 트랜지스터 M1 및 M2의 게이트에 각각 인가된다. 또한, 트랜지스터 M5 및 M6의 게이트는 서로 접속되고, 제2입력 전압 V2는 트랜지스터 M5 및 M6의 게이트에 인가된다. 입력 전압 V1및 V1'는 차동 입력 전압을 구성한다.
이 회로에서는 VGS1=VGS5=V1이고 VGS2=VGS6=V1'이므로 트랜지스터 M1 내지 M4의 드레인 전류 ID1내지 ID4는 다음과 같이 나타내어 진다.
ID1=β(V1-VTH)2(38)
ID2=β(V1'-VTH)2(39)
ID3=β(V2-V1-VTH)2(40)
ID4=β(V2-V1-VTH)2(41)
따라서, 차동 출력 전류 ΔI는 다음과 같이 주어진다.
ΔI=IL-IR
=ID3-ID4
=2βVi(VTH-VC-VR1)(42)
여기서, V1=VR1+Vi/2, V1'=VR1-Vi/2 및 V2=VC이다.
예 5
제21도에 도시한 예 5의 평형형 MOS 2상한 멀티플라이어는 테일 전류원이 제거된 제9도에 도시한 MOS OTA의 변형예이다. 트랜지스터 M1 내지 M4의 소스는 직접 접지되고, 입력 전압 V1및 V1'는 트랜지스터 M1 및 M2의 게이트에 각각 인가된다. 또한, 트랜지스터 M5 및 M6의 게이트는 서로 접속되고, 제2입력전압 V2는 트랜지스터 M5 및 M6의 게이트에 인가된다. 입력 전압 V1및 V1'는 차동 입력 전압을 규정한다. 트랜지스터 M1 내지 M4의 드레인 전류 ID1내지 ID4가 상기 식(38) 내지 (41)에 주어진 바와 같이 나타내어지므로, 이 회로의 차동 출력 전류는 다음과 같이 나타내어 진다.
ΔI=IL-IR
=(ID1+ID3)-(ID2+ID4)
=2βVi(2VR1-VC)(43)
따라서, 이 멀티플라이어는 스레시홀드 전압 VTH에 영향을 받지 않고 그곳에 인가된 전압에 의존하는 회로 특성을 갖는다. 즉, 이 멀티플라이어는 플로팅 입력을 갖는 차동쌍과 등가로 동작한다. 또한, 트랜지스터의 소스를 접지시킬때 전원전압을 더 낮출 수 있다.
케이. 벌트 및 에이취. 월링가가 제안한 불평형형 2상한 멀티플라이어(제4도 참조)를 2세트의 전압 제어 V-I 컨버터 회로의 조합을 구비하는 회로로서 간주할 수 있다. 상술한 형태의 회로에 대하여, 입력 전압을 인가하는 두가지 방법 및 출력 차동 전류를 구하는 3가재 방법을 제1실시예와 관련하여 상술한 것과 마찬가치로 이용가능하고, 그들을 조합하여 모두 6개의 다른 회로를 제공할 수 있다. 케이. 벌트 및 에이취. 윌링가가는 6개의 가능한 회로중 하나만을 제안하지만, 나머지 5개 회로는 상술한 예 1 내지 예 5에 기재되어 있다. 식(13)에서 알 수 있는 바와 같이 케이. 벌트 및 에이취. 윌링가에 의한 회로의 차동 출력 전류 ΔI가 스레시홀드 전압 VTH의 항을 구비하는 것에 주의한다. 이것은 제17도 내지 제20도에 도시한 회로에도 마찬가지로 적용된다.
이상 본 발명자에 의해 이루어진 실시예를 상기 실시예에 따라 구체적으로 설명하였지만 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

Claims (19)

  1. 차동 입력 전압에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기에 있어서,
    테일 전류원(tail current source),
    소스에 있어서 공통 접속되고 상기 테일 전류원에 의해 구동되는 제1 및 제2트랜지스터쌍, 및
    상기 제1트랜지스터쌍에 캐스코드 접속되어 상기 제1트랜지스터쌍에 대한 부하로서 기능하는 제3트랜지스터쌍
    을 포함하며,
    상기 제2트랜지스터쌍의 게이트는 상기 제1트랜지스터쌍의 드레인에 각각 접속되고,
    상기 제1트랜지스터쌍과 상기 제3트랜지스터쌍중 한쪽 트랜지스터쌍의 게이트는 공통 접속되어 튜닝 전압이 인가되고, 상기 제1 트랜지스터쌍과 상기 제3 트랜지스터쌍중 다른쪽 트랜지스터쌍의 게이트 사이에는 차동 입력 전압이 인가되며, 상기 차동 출력 전류는 상기 제2트랜지스터쌍의 적어도 드레인 전류를 포함하는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  2. 제1항에 있어서,
    상기 제2 트랜지스터쌍의 드레인 및 상기 제3 트랜지스터쌍의 드레인은 교차 결합되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  3. 제1항에 있어서,
    상기 제2트랜지스터쌍의 드레인 및 상기 제3 트랜지스터쌍의 드레인은 병렬 접속되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  4. 제1항에 있어서,
    상기 제3 트랜지스터쌍의 드레인 전류는 차동 출력 전류에 포함되지 않고, 상기 제3 트랜지스터쌍의 드레인에는 전원 전압이 인가되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  5. 제1항에 있어서,
    상기 튜닝 전압은 서로 결합된 상기 제1트랜지스터쌍의 게이트에 인가되고, 상기 차동 입력 전압은 상기 제3트랜지스터쌍의 게이트 사이에 인가되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  6. 제1항에 있어서,
    상기 차동 입력 전압은 상기 제1트랜지스터쌍의 게이트 사이에 인가되고, 상기 제3트랜지스터쌍의 게이트는 서로 접속되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  7. 제6항에 있어서,
    상기 제1 및 제2트랜지스터쌍의 공통 소스 전압으로부터의 차동 전압은 상기 제3트랜지스터쌍의 게이트에 튜닝 전압으로서 인가되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  8. 제6항에 있어서,
    상기 제1 및 제2트랜지스터쌍의 공통 소스 전압에 입력된 전압을 가산하고 상기 가산에 의해 얻어진 전압을 출력하는 연산 증폭기를 더 포함하며,
    상기 연산 증폭기의 출력은 상기 제3트랜지터쌍의 게이트에 튜닝 전압으로서 인가되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  9. 제6항에 있어서,
    다이오드 접속을 갖고 상기 제3트랜지스터쌍의 게이트의 공통 노드에 접속된 제1보조 트랜지스터, 및
    상기 제1 및 제2트랜지스터쌍의 공통 소스와 상기 공통 노드 사이에 삽입된 제2보조 트랜지스터
    를 더 포함하며,
    상기 제2보조 트랜지스터의 게이트는 한쌍의 저항을 거쳐 상기 제1트랜지스터쌍의 각 게이트에 접속되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  10. 제6항에 있어서,
    상기 제1트랜지스터쌍과 상기 제3트랜지스터쌍 사이에 삽입된 제4트랜지스터쌍을 더 포함하며,
    상기 제4트랜지스터쌍을 구성하는 트랜지스터 각각은 다이오드 접속을 갖고, 상기 제2트랜지스터쌍을 구성하는 트랜지스터는 다른 트랜지스터쌍을 구성하는 트랜지스터의 트랜지스터컨덕턴스 파라미터와 상이한 트랜스컨덕턴스 파라미터를 갖는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  11. 제10항에 있어서,
    상기 제2트랜지스터쌍을 구성하는 트랜지스터의 트랜스컨덕턴스 파라미터는 다른 트랜지스터쌍을 구성하는 트랜지스터의 트랜스컨덕턴스 파라미터의 1/2과 동일한 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  12. 제10항에 있어서,
    상기 트랜스컨덕턴스 파라미터는 상기 트랜지스터 사이에서 게이트의 폭과 길이의 비율을 다르게 하는 것에 의해 상이하게 되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  13. 제6항에 있어서,
    상기 제1트랜지스터쌍과 상기 제3트랜지스터쌍 사이에 삽입된 제4트랜지스터쌍을 더 포함하며,
    상기 제4트랜지스터쌍을 구성하는 트랜지스터 각각은 다이오드 접속을 갖고, 상기 제2트랜지스터쌍을 구성하는 트랜지스터의 드레인 전류의 1/2은 상기 차동출력 전류에 관계가 있는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  14. 제13항에 있어서,
    상기 제2트랜지스터쌍을 구성하는 트랜지스터의 드레인 각각에는 상기 제2트랜지스터쌍을 구성하는 트랜지스터의 드레인 전류를 이등분하도록 한쌍의 트랜지스터가 접속되어 있는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  15. 차동 입력 전압에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기에 있어서,
    제1테일 전류원,
    제2테일 전류원,
    드레인이 서로 교차 결합되고 소스가 상기 제1테일 전류원에 공통 접속된 제1및 제2트랜지스터쌍, 및
    캐스코드 접속된 트랜지스터로 구성되고 상기 제2태일 전류원에 접속된 차동쌍을 포함하며,
    상기 차동쌍을 구성하는 상단측의 트랜지스터의 게이트는 공통 접속되어 튜닝 전압이 인가되고, 상기 상단측의 트랜지스터의 소스는 상기 제1 트랜지스터쌍의 게이트에 각각 접속되고, 상기 차동상을 구성하는 하단측의 트랜지스터의 게이트는 상기 제2 트랜지스터쌍의 게이트에 각각 접속되며, 상기 차동 입력 전압은 상기 제2 트랜지스터쌍의 게이트 사이에 인가되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  16. 제15항에 있어서,
    상기 차동쌍에는 캐스코드 접속된 트랜지스터로 구성된 제2차동쌍이 추가되고, 상기 차동쌍 각각의 하단측의 트랜지스터는 다이오드 접속을 갖고, 상기 차동 입력 전압은 상기 제2차동쌍의 상단측의 트랜지스터의 게이트 사이에 인가되며, 상기 제2차동쌍의 상단측의 트랜지스터의 소스는 상기 제2 트랜지스터쌍의 게이트에 접속되는 것을 특징으로 하는 튜닝 가능한 MOS 연산 트랜스컨덕턴스 증폭기.
  17. 두개의 입력 전압 값의 곱에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 2상한 멀티플라이어에 있어서,
    소스가 공통 접지된 제1 및 제2 트랜지스터쌍, 및
    상기 제1 트랜지스터쌍에 캐스코드 접속되고 상기 제14트랜지스터쌍에 대한 부하로서 작용하는 제3트랜지스터쌍
    을 포함하며,
    상기 제2트랜지스터쌍의 게이트는 상기 제1트랜지스터쌍의 드레인에 각각 접속되고,
    상기 제3트랜지스터쌍의 게이트 사이에는 차동 입력 전압이 제1입력 전압으로서 인가되고, 공통 접속된 상기 제1트랜지스터쌍의 게이트에는 제2입력 전압이 인가되며, 상기 차동 출력 전류는 상기 제2트랜지스터쌍의 적어도 드레인 전류를 포함하는 것을 특징으로 하는 튜닝 가능한 MOS 2상한 멀티플라이어.
  18. 두개의 입력 전압 값의 곱에 응답하여 차동 출력 전류를 출력하는 튜닝 가능한 MOS 2상한 멀티플라이어에 있어서,
    소스가 공통 접지된 제1 및 제2트랜지스터쌍, 및
    상기 제1 트랜지스터쌍에 캐스코드 접속되고 상기 제1 트랜지스터쌍에 대해 부하로서 작용하는 제3 트랜지스터쌍
    을 포함하며,
    상기 제2트랜지스터쌍의 드레인은 상기 제3트랜지스터쌍의 드레인과 교차 결합으로 접속되지 않고,
    상기 제2트랜지스터쌍의 게이트는 상기 제1트랜지스터쌍의 드레인에 각각 접속되고,
    상기 제1트랜지스터쌍의 게이트 사이에는 차동 입력 전압이 제1입력 전압으로서 인가되고, 공통 접속된 상기 제3트랜지스터쌍의 게이트에는 제2입력 전압이 인가되며, 상기 차동 출력 전류는 상기 제2트랜지스터쌍의 적어도 드레인 전류를 포함하는 것을 특징으로 하는 튜닝 가능한 MOS 2상한 멀티플라이어.
  19. 제18항에 있어서,
    상기 제2트랜지스터쌍의 드레인 및 상기 제3트랜지스터쌍의 드레인은 병렬 접속되는 것을 특징으로 하는 튜닝 가능한 MOS 2상한 멀티플라이어.
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