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KR0136919B1 - Dynamic ram cell and method of manufacturing the same - Google Patents

Dynamic ram cell and method of manufacturing the same

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Publication number
KR0136919B1
KR0136919B1 KR1019890005667A KR890005667A KR0136919B1 KR 0136919 B1 KR0136919 B1 KR 0136919B1 KR 1019890005667 A KR1019890005667 A KR 1019890005667A KR 890005667 A KR890005667 A KR 890005667A KR 0136919 B1 KR0136919 B1 KR 0136919B1
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KR
South Korea
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type impurity
semiconductor island
film
impurity region
semiconductor
Prior art date
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KR1019890005667A
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Inventor
정재승
Original Assignee
문정환
엘지반도체주식회사
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Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019890005667A priority Critical patent/KR0136919B1/en
Publication of KR900017147A publication Critical patent/KR900017147A/en
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    • H—ELECTRICITY
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Abstract

내용없음No content

Description

다이나믹 램 셀 및 그의 제조방법Dynamic ram cell and method of manufacturing the same

제1도는 종래의 다이나믹 램 셀의 단면구조도.1 is a cross-sectional view of a conventional dynamic ram cell.

제2도는 본 발명에 따른 다이나믹 램 셀의 단면구조도.2 is a cross-sectional view of a dynamic ram cell according to the present invention.

제3도 (A)-(D)는 제2도의 본 발명에 따른 다이나믹 램 셀의 제조공정도.3 (A)-(D) are manufacturing process diagrams of a dynamic ram cell according to the present invention of FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

31 : 반도체기판32 : P+접합31: semiconductor substrate 32: P + junction

33 : 반도체 아일랜드34,35 : N+형 불순물영역33: semiconductor island 34,35: N + type impurity region

36 : 게이트 산화막37 : 게이트 전극36 gate oxide film 37 gate electrode

38 : 절연막39 : 스토리지노드용 폴리실리콘막38: insulating film 39: polysilicon film for storage node

40 : 유전체막41 : 플레이트 노드용 폴리실리콘막40 dielectric film 41 polysilicon film for plate node

42 : 층간 절연막43 : 비트라인용 금속42: interlayer insulating film 43: bit line metal

44,45 : 콘택홀44,45: Contact hole

본 발명은 다이나믹 램 셀(Dynamic RAM cell)에 관한 것으로서, 특히 초고집적(ULSI, Ultra Scale Integration) 다이나믹 램에 요구되는 대용량의 캐패시턴스를 얻을 수 있는 다이나믹 램 셀 구조 및 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic RAM cell, and more particularly, to a structure and a manufacturing method of a dynamic RAM cell capable of obtaining a large capacitance required for an ultra scale integration (ULSI) dynamic ram.

종래의 다이나믹 램 셀은 제1도와 같은 구조를 갖는다.The conventional dynamic ram cell has a structure as shown in FIG.

제1도를 참조하면, 필드영역에 해당하는 P형 반도체기판(11)에 채널스톱 영역으로 P+형 접합(12)이 형성되고, 필드영역에 필드산화막(13)이 형성되며, 액티브 영역에 해당하는 반도체기판(11)상에는 게이트 산화막(14), 게이트 전극(15)과 게이트 측벽(17)이 형성되고, 게이트 전극(15)의 양측 반도체기판(11)내에는 소오스/드레인용 N+형 불순물영역(16)이 형성되어 다이나믹 램 셀의 트랜지스터를 형성한다.Referring to FIG. 1, a P + type junction 12 is formed in the P-type semiconductor substrate 11 corresponding to the field region as a channel stop region, a field oxide film 13 is formed in the field region, and is formed in the active region. The gate oxide film 14, the gate electrode 15, and the gate sidewall 17 are formed on the corresponding semiconductor substrate 11, and the N + type for source / drain is formed in the semiconductor substrate 11 on both sides of the gate electrode 15. An impurity region 16 is formed to form a transistor of the dynamic RAM cell.

그리고, 상기 N+형 불순물영역(16)을 제외한 기판전면에 층간절연막(18)으로 유전체층이 형성되고, 콘택홀(25)을 통해 N+형 불순물영역(16)과 접촉되도록 이웃하는 게이트 전극(15) 사이의 층간절연막(18)상에 스토리지노드용 폴리실리콘막(19)이 형성되며, 노출된 상기 스토리지노드용 폴리실리콘막(19) 상에만 유전체막(20)이 형성되고, 상기 유전체막(20)을 덮도록 플레이트노드용 폴리실리콘막(21)이 유전체막(20)상에 형성되어 다이나믹 램 셀의 캐패시터를 형성한다.A gate electrode adjacent the dielectric layer with the interlayer insulating film 18 on the substrate surface other than the N + type impurity region 16 is formed, through a contact hole 25 to be in contact with the N + type impurity region 16 ( A polysilicon film 19 for a storage node is formed on the interlayer insulating film 18 between the dielectric layers 20, and a dielectric film 20 is formed only on the exposed polysilicon film 19 for the storage node. A polysilicon film 21 for a plate node is formed on the dielectric film 20 so as to cover 20, thereby forming a capacitor of the dynamic RAM cell.

또한, 플레이트 노드용 폴리실리콘막(21)상에 저온산화막(22)이 형성되고, 유전체층으로된 층간절연막(23)에 의해 절연된 비트라인용 금속전극(24)이 콘택홀(26)을 통해 N+형 불순물영역(16)과 접속되도록 형성한다. 이로써, 제1도와 같은 종래의 다이아믹 램셀이 얻어진다.In addition, a low temperature oxide film 22 is formed on the polysilicon film 21 for the plate node, and the bit line metal electrode 24 insulated by the interlayer insulating film 23 made of a dielectric layer is formed through the contact hole 26. It is formed so as to be connected to the N + type impurity region 16. Thereby, the conventional dynamic ram cell like FIG. 1 is obtained.

종래의 다이나믹 램 셀은 충분한 캐패시턴스를 얻기 위해 적층 캐패시터셀 구조(stacked capaitor cell structure)를 채택하였는데, 정해진 작은 셀 면적내에서 커다란 캐패시턴스를 얻는데는 한계성을 나타내고 있다.Conventional dynamic ram cells employ a stacked capacitor cell structure to obtain sufficient capacitance, which shows limitations in obtaining large capacitance within a given small cell area.

본 발명은 상기한 바와같이 종래기술의 문제점을 해결하기 위한 것으로서,스토리지노드용 폴리실리콘막을 깊게 형성하여 충분히 커다란 캐패시턴스를 얻을 수 있으며, 공정을 단축시킬 수 있는 다이나믹 램 셀 및 그의 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, to provide a dynamic ram cell and a method of manufacturing the same, to form a deep storage polysilicon film for the storage node to obtain a sufficiently large capacitance, shorten the process The purpose is.

이하 본 발명의 실시예를 첨부된 제2도 및 제3도를 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2 and 3.

제2도는 본 발명의 실시예에 따른 다이나믹 램의 단면구조를 도시한 것이다.2 illustrates a cross-sectional structure of a dynamic ram according to an embodiment of the present invention.

제2도를 참조하면 필드영역에 해당하는 반도체 기판(31)내에 채널스톱영역으로 P+형 접합(32)이 형성되고, 액티브영역에 해당하는 반도체 기판(31) 상에는 반도체 아일랜드(semlconductor island)(33)가 형성되며, 반도체 아일랜드(33)의 상부표면 및 반도체 아일랜드(33) 양측면의 반도체기판(11)내에는 소오스/드레인용 N+형 불순물영역(35)(34)이 형성되고, 반도체 아일랜드(33)의 양측벽에는 게이트 산화막(36)을 기재하여 게이트 전극(37)이 형성되어 본 발명의 다이나믹 램 셀의 트랜지스터를 형성한다.Referring to FIG. 2, a P + type junction 32 is formed in a channel stop region in a semiconductor substrate 31 corresponding to a field region, and a semiconductor island (is formed on a semiconductor substrate 31 corresponding to an active region). 33 is formed, and N + type impurity regions 35 and 34 for source / drain are formed in the upper surface of the semiconductor island 33 and the semiconductor substrate 11 on both sides of the semiconductor island 33. The gate electrode 37 is formed on both side walls of the gate 33 by describing the gate oxide film 36 to form the transistor of the dynamic RAM cell of the present invention.

그리고 필드산화막(32) 상부 및 상기 게이트 전극(37)을 덮도록 반도체 아일랜드(33)의 양단에 두꺼운 유전체층이 절연막(38)으로 형성되고, 콘택홀(44)을 통해 N+형 불순물영역(34)과 접촉되도록 필드 산화막(32)상의 절연막(38)과 반도체 아일랜드(33)의 측면의 절연막(38) 사이에 스토리지노드용 폴리실리콘막(39)이 형성되며, 스토리지노드용 폴리실리콘막(39)상에 유전체막(40)이 형성되고, 반도체 아일랜드(33) 표면의 N+형 불순물영역(35)을 제외한 기판전면에 상기 유전체막(40)을 덮도록 플레이트 노드용 폴리실리콘막(41)이 형성되어 본 발명의 다이나믹 램 셀의 캐패시터를 형성한다.A thick dielectric layer is formed of the insulating film 38 on both the upper portion of the field oxide film 32 and the semiconductor island 33 to cover the gate electrode 37, and the N + type impurity region 34 is formed through the contact hole 44. ) Is formed between the insulating film 38 on the field oxide film 32 and the insulating film 38 on the side of the semiconductor island 33 so as to be in contact with each other, and the polysilicon film 39 for the storage node is formed. The polysilicon film 41 for a plate node is formed on the dielectric film 40 so as to cover the dielectric film 40 on the entire surface of the substrate except for the N + type impurity region 35 on the surface of the semiconductor island 33. Is formed to form the capacitor of the dynamic RAM cell of the present invention.

최종적으로 반도체 아일랜드(33) 표면의 N+형 불순물영역(35)을 제외한 기판전면에 상기 플레이트 노드용 폴리실리콘막(41)을 덮도록 층간절연막(42)으로 유전체층이 형성되고, 콘택홀(45)을 통해 N+형 불순물영역(35)과 접촉되도록 층간절연막(42)상에 비트라인용 금속전극(43)이 형성되어 제2도와 같은 본 발명의 다이나믹 램 셀이 얻어진다.Finally, a dielectric layer is formed of the interlayer insulating film 42 so as to cover the polysilicon film 41 for the plate node on the entire surface of the substrate except for the N + type impurity region 35 on the surface of the semiconductor island 33. The bit line metal electrode 43 is formed on the interlayer insulating film 42 so as to be in contact with the N + type impurity region 35 through), thereby obtaining the dynamic RAM cell of the present invention as shown in FIG.

제3도(A)-(D)는 제2도에 도시된 다이나믹 램 셀의 제조공정도를 도시한 것이다.3 (A)-(D) show a manufacturing process diagram of the dynamic RAM cell shown in FIG.

제3도 참조하면, 반도에 기판(31)의 필드영역에 해당하는 부분으로 P형 불순물을 이온주입하여 채널스톱영역으로서 P+형 접합(32)을 형성하고, 에피택셜 성장층 또는 다결정 실리콘막으로 된 반도체 아일랜드(33)를 엑티브영역에 해당하는 반도체 기판(31)상에 형성한다.Referring to FIG. 3, a P + type junction 32 is formed as a channel stop region by ion implantation of P type impurities into a portion corresponding to the field region of the substrate 31 on the peninsula, and an epitaxial growth layer or a polycrystalline silicon film. A semiconductor island 33 is formed on the semiconductor substrate 31 corresponding to the active region.

기판전면으로 N형 불순물을 이온주입하여 반도체 아일랜드(33)의 양측 기판(31)내에 N+형 불순물영역(34)을 형성함과 동시에 반도체 아일랜드(33)의 상부 표면에 N+형 불순물영역(35)을 형성한다.N-type impurities are ion-implanted into the entire surface of the substrate to form N + -type impurity regions 34 in both substrates 31 of the semiconductor island 33 and at the same time the N + -type impurity regions ( 35).

N+형 불순물영역(34)(35)은 소오스/드레인영역이다.N + type impurity regions 34 and 35 are source / drain regions.

이어서, 기판전면에 게이트 산화막(36)을 형성하고 다결정 실리콘막을 증착한 후 이방성 식각하여 반도체 아일랜드(33)의 측면에 게이트 전극(37)을 형성한다. 게이트 전극(37)은 워드라인(word line)이 된다. 이로써 다이나믹 램 셀의 트랜지스터가 형성된다.Subsequently, a gate oxide layer 36 is formed on the entire surface of the substrate, a polycrystalline silicon layer is deposited, and then anisotropically etched to form a gate electrode 37 on the side of the semiconductor island 33. The gate electrode 37 becomes a word line. As a result, a transistor of the dynamic RAM cell is formed.

제3도(B)를 참조하면, 기판전면에 반도체 아일랜드(33)를 덮을 수 있도록 충분히 두껍게 유전체층을 절연막(38)으로 형성하고 N+형 불순물영역(34)(35)상의 절연막(38)을 제거하여 콘택홀(44)(45)을 형성한다. 이로써 N+형 불순물영역(34)(35)이 노출된다.Referring to FIG. 3B, a dielectric layer is formed of an insulating film 38 thick enough to cover the semiconductor island 33 on the front surface of the substrate, and the insulating film 38 on the N + type impurity regions 34 and 35 is formed. To form contact holes 44 and 45. As a result, the N + -type impurity regions 34 and 35 are exposed.

기판전면에 스토리지노드용 폴리실리콘막(39)을 증착하고, 스토리지노드용 폴리실리콘막(39)을 식각하여 콘택홀(44)을 통해 N+형 불순물영역(34)과 접촉되도록 P+형 접합(32)과 게이트 전극(37)상의 절연층(38) 사이에 걸쳐 남겨둔다.Depositing the polysilicon film 39 for the storage node on the front surface of the substrate, and etching the polysilicon film 39 for the storage node to etch the P + type to contact the N + type impurity region 34 through the contact hole 44. It is left over between the 32 and the insulating layer 38 on the gate electrode 37.

노출된 스토리지 노드용 폴리실리콘막(39)상에만 유전체막(40)을 형성한다.The dielectric film 40 is formed only on the exposed polysilicon film 39 for the storage node.

제3도(C)를 참조하면, 기판전면에 플레이트노드용 폴리실리콘막(41)을 증착하고, 식각하여 유전체막(40)의 상부에만 플레이트 노드용 폴리실리콘막(41)을 남겨둔다.Referring to FIG. 3C, a plate node polysilicon layer 41 is deposited on the entire surface of the substrate and etched to leave the polysilicon layer 41 for the plate node only on the dielectric layer 40.

이때, 반도체 아일랜드(33) 상부의 플레이트 노드용 폴리실리콘막(41)이 제거되어 반도체 아일랜드(33)의 상부표면이 노출된다.At this time, the polysilicon layer 41 for the plate node on the semiconductor island 33 is removed to expose the upper surface of the semiconductor island 33.

이로써 다이나믹 램 셀의 캐패시터가 형성된다.This forms a capacitor of the dynamic RAM cell.

제3도(D)를 참조하면, 기판전면에 유전체층을 층간절연막(42)으로 형성하고, 식각하여 반도체 아일랜드(33) 상부의 층간절연막(42)을 제거한다.Referring to FIG. 3D, a dielectric layer is formed as an interlayer insulating film 42 on the entire surface of the substrate and is etched to remove the interlayer insulating film 42 on the semiconductor island 33.

비트라인용 금속(43)을 콘택홀(45)을 통해 N+형 불순물영역(35)과 접촉되도록 기판전면에 형성한다.The bit line metal 43 is formed on the entire surface of the substrate to be in contact with the N + type impurity region 35 through the contact hole 45.

이로써, 본 발명의 다이나믹 램 셀이 얻어진다.Thus, the dynamic ram cell of the present invention is obtained.

상기한 바와 같은 본 발명에 따르면 다음과 같은 효과를 얻을 수 있다.According to the present invention as described above it can be obtained the following effects.

첫째로, 게이트 전극을 종래와는 달리 반도체 아일랜드의 측면에 측벽형태로 형성하여 줌으로써 반도체 아일랜드의 높이와 N+형 불순물영역(34)의 깊이의 조절로서 채널길이(channel length)를 조절할 수 있어 셀의 크기를 상당히 축소시켜 줄 수 있다.First, unlike the related art, by forming the gate electrode in the sidewall shape of the semiconductor island, the channel length can be adjusted by adjusting the height of the semiconductor island and the depth of the N + type impurity region 34. This can significantly reduce the size of.

둘째로, P+접합 상부에 후막의 절연막을 형성하여 소자분리를 하여 줌으로써 필드산화막을 형성하기 위한 필드산화 공정을 배제할 수 있어 공정의 단축을 꾀할 수 있다.Second, by forming an insulating film of a thick film on the P + junction and separating the device, a field oxidation process for forming a field oxide film can be eliminated, thereby shortening the process.

세째로, 후막의 절연막 형성으로 스토리지노드용 폴리실리콘막을 깊게 형성할 수 있으므로 캐패시터의 면저을 증가시켜 충분히 커다란 캐패시턴스를 얻을 수 있다.Third, since the polysilicon film for the storage node can be deeply formed by forming the insulating film of the thick film, a sufficiently large capacitance can be obtained by increasing the surface bottom of the capacitor.

Claims (2)

필드영역에 해당하는 반도체기판(31)내에 P+형 접합(32)을 형성하는 공정과, 활성영역에 해당하는 반도체기판(31)상에 반도체 아일랜드(32)를 형성하는 공정과, 기판으로 N+형 불순물을 이온주입하여 반도체 아일랜드(33)의 양측 반도체기판(31)내에 N+형 불순물영역(34)을 형성하고, 반도체 아일랜드(33)의 상부표면에 N+형 불순물영역(35)을 형성하는 공정과, 상기 반도체 아일랜드(33)의 측면에 게이트 산화막(36)과 게이트 전극(37)을 형성하는 공정과, 절연막(38)으로 유전체층을 반도체 아일랜드(33)을 덮도록 두껍게 증착한 후 N+형 불순물영역(34)(35)상의 절연막(38)은 제거하여 콘택홀(44)(45)을 형성하고, P+형 접합(32)의 상부와 반도체 아일랜드(33)의 측면에는 남겨두는 공정과 콘택홀(44)을 통해 N+형 불순물영역(34)과 접촉되도록 P+형 접합(32)의 상부 및 반도체 아일랜드(33)의 측면에 형성된 절연막(38) 사이에 걸쳐 스토리지노드용 폴리실리콘막(39)을 형성하는 공정과, 노출된 스토리지 노드용 폴리실리콘막(39)상에 캐패시터 유전체막(40)을 형성하는 공정과, 상기 캐패시터 유전체막(40)을 덮도록 반도체 아일랜드(33) 내의 N+형 불순물영역(45) 상부를 제외한 기판전면에 플레이트 노드용 폴리실리콘(41)을 형성하는 공정과, 반도체 아일랜드(33)내의 N+형 불순물영역(45) 상부를 제외한 기판 전면에 층간절연막(42)으로 유전체층을 형성하는 공정과, 콘택홀(45)을 통해 노출된 N+형 불순물영역(45)과 접촉되도록 층간절연막(42)상에비트라인용 금속(43)을 형성하는 공정을 포함하는 것을 특징으로 하는 다이나믹 램 셀의 제조방법.Forming a P + type junction 32 in the semiconductor substrate 31 corresponding to the field region ; forming a semiconductor island 32 on the semiconductor substrate 31 corresponding to the active region; and a + type impurity ion implantation for the N + type impurity region 35 to the upper surface of the N + type impurity region 34 a is formed, and the semiconductor island (33) within the two sides the semiconductor substrate 31 of the semiconductor island (33) Forming the gate oxide film 36 and the gate electrode 37 on the side surfaces of the semiconductor island 33, and thickly depositing a dielectric layer on the semiconductor island 33 so as to cover the semiconductor island 33. The insulating film 38 on the N + -type impurity regions 34 and 35 is removed to form contact holes 44 and 45, and remain on the top of the P + -type junction 32 and on the side of the semiconductor island 33. the upper part of the placing step and the contact hole (44) N + type impurity region to be in contact with the P + type 34 joint 32 and through the Forming a polysilicon film 39 for a storage node across the insulating film 38 formed on the side surface of the conductor island 33, and a capacitor dielectric film 40 on the exposed polysilicon film 39 for the storage node. Forming polysilicon (41) for the plate node on the entire surface of the substrate except for the upper portion of the N + type impurity region (45) in the semiconductor island (33) so as to cover the capacitor dielectric film (40); the semiconductor island (33) the N + type impurity region 45, the N + type impurity region exposed through a step of the substrate surface except for the upper portion forming a dielectric layer as an interlayer insulating film 42, contact holes 45 within 45 And forming a bit line metal (43) on the interlayer insulating film (42) so as to be in contact with the insulating film. 필드영역에 P+형 접합(32)이 형성된 반도체기판(31)과, 엑티브영역에 해당하는 반도체기판(31)상에 형성된 반도체 아일랜드(33)와, 반도체 아일랜드(33)의 양측의 기판(31)내에 형성된 N+형 불순물영역(34) 및 반도체 아일랜드(33)의 상부표면에 형성된 N+형 불순물영역(35)과, 반도체 아일랜드(33)의 측면에 형성된 게이트 산화막(36) 및 게이트 전극(37)과, P+형 접합(32)의 상부 및 반도체 아일랜드(33)의 측면에 형성된 후막의 절연막(38)과, 콘택홀(44)을 통해 N+형 불순물영역(34)과 접촉되도록, P+형 접합(32)의 상부 및 반도체 아일랜드(33)의 측면에 형성된 절연막(38)사이에 걸쳐 형성된 스토리지 노드용 폴리실리콘막(39)과, 노출된 스토리지노드용 폴리실리콘막(29)상에 형성된 유전체막(40)과, 상기 반도체 아일랜드(33)내의 N+형 불순물영역(35)을 제외한 기판전면에 형성된 플레이트 노드용 폴리실리콘막(41)과, 상기 반도체 아일랜드(33)내의 N+형 불순물영역(35)을 제외한 기판 전면에 형성된 층간절연막(42)과, 콘택홀(45)을 통해 상기 반도체 아일랜드(33)내의 N+형 불순물영역(35)과 접촉되도록 층간절연막(42)상에 형성된 금속(43)을 포함하는 것을 특징으로 하는 다이나믹 램 셀.The semiconductor substrate 31 having the P + type junction 32 formed in the field region, the semiconductor island 33 formed on the semiconductor substrate 31 corresponding to the active region, and the substrate 31 on both sides of the semiconductor island 33. N + type impurity region 34 and N + type impurity region 35, a gate oxide film 36 and a gate electrode formed on the side surface of the semiconductor island 33 is formed in the upper surface of the semiconductor island 33 is formed in a) ( 37, the thick film insulating film 38 formed on the upper side of the P + type junction 32 and the side of the semiconductor island 33, and the N + type impurity region 34 through the contact hole 44, On the storage node polysilicon film 39 formed between the P + type junction 32 and the insulating film 38 formed on the side surface of the semiconductor island 33, on the exposed storage node polysilicon film 29. the dielectric film 40 formed on and, except for the N + type impurity region 35 in the semiconductor island (33) around the substrate And plate node polysilicon film 41 is formed on, over the interlayer insulating film 42 and contact holes 45 formed over the entire surface of the substrate other than the N + type impurity region 35 in the semiconductor island 33, the semiconductor And a metal (43) formed on the interlayer insulating film (42) in contact with the N + type impurity region (35) in the island (33).
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