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KR0136744B1 - 반도체 메모리 - Google Patents

반도체 메모리

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Publication number
KR0136744B1
KR0136744B1 KR1019930008746A KR930008746A KR0136744B1 KR 0136744 B1 KR0136744 B1 KR 0136744B1 KR 1019930008746 A KR1019930008746 A KR 1019930008746A KR 930008746 A KR930008746 A KR 930008746A KR 0136744 B1 KR0136744 B1 KR 0136744B1
Authority
KR
South Korea
Prior art keywords
sub
array
word line
data
amplifier
Prior art date
Application number
KR1019930008746A
Other languages
English (en)
Other versions
KR930024167A (ko
Inventor
사토르 다카세
토흐르 후루야마
챨스 스타크 도날드
나츠키 구시야마
기요시 사쿠라이
히로유키 노지
시게오 오시마
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of KR930024167A publication Critical patent/KR930024167A/ko
Application granted granted Critical
Publication of KR0136744B1 publication Critical patent/KR0136744B1/ko

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  • Microelectronics & Electronic Packaging (AREA)
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  • Memory System (AREA)

Abstract

본 발명은 히트레이트를 향상시키고 또한 데이타 액세스 타임을 단축할 수 있는 반도체 메모리를 제공코저 하는 것이다.
메모리 영역(10)과 비트선(BL)에 접속되어, 이 비트선(BL)에 흐르는 신호를 증폭하는 증폭기군(14)에 의하여 구성된 서브 어레이(A, B)를 복수 지닌다. 그리고 증폭기군(14)이 서브 어레이(A, B)마다에 각각 서로 상이한 어드레스에 대응하는 로우(WL2A, WLlB)에서 추출된 데이타를 유지할 수 있도록 구성되어 있다. 이와같은 구성이면 서브 어레이(A, B)마다에 상이한 어드레스에 대응하는 로우의 데이타를 유지할 수 있고, 유지 상태의 로우가 복수로 됨으로써 유지 상태의 로우에 액세스 요구가 히트하는 확률을 향상시킬 수 있다. 또 데이타가 증폭기군에 유지됨으로써 데이타가 증폭기군에서 출력 대기 상태로 되게 되고, 액세스 요구가 있은 다음 데이타를 출력할 때까지의 시간(데이타 액세스 타임)이 짧아진다.

Description

반도체 메모리
제1도는 본 발명의 제 1실시예에 관한 반도체 메모리의 플로어 플랜(floor-plan)을 도시한 도면.
제2도는 본 발명의 제 1실시예에 관한 반도체 메모리의 요부(要部)를 도시한 도면.
제3도는 본 발명의 제 1실시예에 관한 반도체 메모리의 변형예를 도시한 도면.
제4도는 제3도에 도시한 메모리의 동작을 타이밍 파형도.
제5도(a)∼(h)는 각각 제4도에 도시한 타이밍마다의 메모리 상태를 도시한 도면.
제6도(a)∼(h)는 각각 제4도에 도시한 타이밍마다의 기타 예에 관한 메모리 상태를 도시한 도면.
제7도는 증폭기군의 하나의 구성을 도시한 블록도.
제8도는 제7도에 도시한 증폭기군의 회로도.
제9도는 본 발명의 제2실시예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면.
제10도는 제9도에 도시한 워드선 전위 유지 회로의 회로도.
제11도는 본 발명의 제3실시예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면.
제12도는 제11도에 도시한 비트선 게이트의 회로도.
제13도는 본 발명의 제4실시예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면.
제14도는 제13도에 도시한 반도체 메모리의 동작을 도시한 타이밍 파형도.
제15도는 제13도에 도시한 반도체 메모리의 동작을 도시한 타이밍 파형도.
제16도는 제13도에 도시한 반도체 메모리의 동작을 도시한 타이밍 파형도.
제17도는 제13도에 도시한 반도체 메모리의 동작을 도시한 타이밍 파형도.
제18도는 제13도에 도시한 반도체 메모리의 동작을 도시한 타이밍 파형도.
제19도는 본 발명의 제1변형예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면으로서, (a), (b)는 각각 상이한 시각에 있어서의 메모리 상태를 도시한 도면.
제20도는 본 발명의 제2변형예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면으로서, (a), (b)는 각각 상이한 시각에 있어서의 메모리 상태를 도시한 도면.
제21도는 본 발명의 제3변형예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면.
제22도는 본 발명의 제4변형예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면.
제23도는 본 발명의 제5변형예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면.
제24도는 본 발명의 제6변형예에 판한 반도체 메모리의 플로어 플랜을 도시한 도면.
제25도는 본 발명의 제8변형예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면으로서, (a)∼(d)는 각기 상이한 시각에 있어서의 메모리 상태를 도시한 도면.
제26도는 본 발명의 제9변형예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면.
제27도는 본 발명의 제10변형예에 관한 반도체 메모리의 플로어 플랜을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
10 : 메모리 셀 어레이 12 : 로우(row) 디코더
14 : 증폭기(센스엠프군) 16 : 증폭기
18 : 컬럼(co1umn) 디코더 20 : 센스 회로
22 : 전위공급/유지회로 24 : 프리차지 회로
50 : 워드선 유지 회로 70 : 비트선 게이트군
80 : 어드레스 레지스터 100 : 비교기
본 발명은 반도체 메모리, 특히 동작 속도를 개선한 반도체 메모리에 관한 것이다.
컴퓨터 세계에 있어서는 중앙 연산 처리장치(cpu)의 동작속도에 메모리 동작 속도가 따라가지 못하고, 양자의 동작속도 차가 해마다 벌어져가는 경향에 있다. 그래서, 데이타 액세스 타임이 빠른 메모리가 요망되고 있다.
동작의 고속화를 추구한 동작 모드로서 메이지 모드(page mode)라 불리우는 모드가 있다. 페이지 모드란 하나의 로우 어드레스(row address)를 일정학 유지한 채 컬럼 어드레스(column address)를 지정하는 방법이다. 이 방법이면 하나의 로우를 선택 상태로하고 컬럼 어드레스를 지정하는 것만으로 데이타를 독출할 수 있고, 로우를 선택하는 데 소요되는 시간이 절약되어 데이타의 액세스 타임을 빠르게 할 수 있다. 그러나, 페이지 모드에서는 선택되는 로우가 하나 뿐이고 항상 그 로웨 데이타 액세스 요구가 적중된다고는 할 수 없다. 이 때문에, 상이한 로우가 선택될 때마다 그 선택에 해당하는 데이타를 메모리로부터 출력할 때까지에 시간을 요하고 있다.
이상과 같이 페이지 모드에서는 선택상태에 있는 로우에 데이타 액세스 요구가 적중할(이것을 이하 히트(hit)라 부른다) 확률(히트레이트(hit rate))이 나쁘다. 이 때문에, 선택 상태에 있는 로우에 데이타 액세스 요구가 적중하지 않을(이것을 이하 미스라 부른다) 경우와 히트한 경우의 평균치, 즉 데이타 액세스 타임 단축의 효과는 크게 향상되지 않는다는 결점이 있다.
본 발명은 상기와 같은 점에 비추어 이루어진 것인바, 그 목적은 히트레이트를 향상 시킬 수 있는 동시에 데이타 액세스 타임을 단축할 수 있는 반도체 메모리를 제공하는 데 있다.
본 발명에 관련된 반도체 메모리는 메모리 영역과 비트선에 접속되고 이 비트선에 흐르는 신호를 증폭하는 증폭기에 의하여 구성된 서브-어레이(sub-array)를 복수개 갖는다. 그리고, 증폭기가 서브-어레이마다의 서로 상이한 어드레스에 대응하는 로우에서 추출된 셀 데이타를 유지할 수 있도록 구성되어 있음을 특징으로 하고 있다.
상기 반도체 메모리에 있어서는 복수개의 서브-어레이마다 증폭기가 서로 상이한 어드레스에 대응하는 로우에서 추출된 데이타를 유지할 수 있으므로, 선택 상태에 있는 로우에 데이타 액세스 요구가 적중될 확률, 즉 히트레이트를 향상시킬 수 있다. 따라서, 히트·미스의 양자를 포함하는 데이타 액세스타임 전체의 평균치를 감소시킬 수 있다.
또한, 로우에서 추출된 셀 데이타는 증폭기에 유지되고, 독출될 데이타는 증폭기에서 대기된 상태로 있다. 이 때문에, 액세스 요구가 있은 다음 메모리에서 데이타를 독출하여 출력하는 방식에 비하여, 데이타를 출력하기까지의 시간(데이타 액세스 타임)을 대폭 단축할 수 있다.
이하 도면을 참조하여 본 발명을 실시예에 의하여 설명한다. 이 설명에 있어서, 전도면에 걸쳐 동일 부분에는 동일 부호를 붙임으로써 중복하는 설명은 피하기로 한다.
제1도∼제2도는 각각 본 발명의 제1실시예에 관한 DRAM의 플로어 플랜을 도시한 도면이다.
먼저 제2도에 도시한 바와같이, 메모리 셀((11)∼(nn))이 행렬상으로 배치된 메모리 셀 어레이(10)가 있고, 워드선(WL1∼WLn)은 동일행의 셀((11)∼(1n), (21)∼(2n) 및 (31)∼(3n))에 각각 공통으로 접속되고, 비트선(BL1∼BLn)은 동일열의 셀((11)∼(nl), (12)∼(n2) 및 (13)∼(n3))에 각각 공통으로 접속되어 있다. 위드선(WL1∼WLn)은 로우 디코더(12)에 접속되고 비트선(BL1∼BLn)은 증폭기군(14)에 접속되어 있다. 증폭기군(14)은 비트선(BL1∼BLn)마다 셀((1l)∼(nn))에서 꺼낸 셀 데이타를 증폭하는 증폭기(161∼16n)로 이루어진다. 비트선(BL1∼BLn) 각각은 증폭기(161∼16n) 각각을 통하여 컬럼 디코더(18)에 접속되어 있다. 로우 디코더(12)에는 소정의 로우 어드레스를 기억할 수 있는 레지스터(80)가 접속되어 있다. 이 레지스터(80)에는 로우 어드레스가 저장되는 동시에 비교기(100)가 접속되어 있다.
본 발명에 관한 반도체 메모리는 원하는 로우(워드선)를 선택(도면 중에서는 WL2가 선택되어 있다)하고, 이 선택된 루에 접속되어 있는 셀(도면 중에서는 셀(21), (22), (2n)에 유지되어 있는 셀 데이타를 각각 증폭기(161∼16n)에 유지시키며, 증폭기군(14)을 출력 대기 상태로 한다. 선택된 로우에 대응하여 로우 어드레스는 레지스터(80)에 기억되고, 액세스 요구가 메모리에 왔을 때, 비교기(100)는 액세스 요구가 포함되어 있는 로우 어드레스와 레지스터(80)에 기억되어 있는 로우 어드레스를 비교하여 서로의 로우 어드레스가 일치한 경우에는 히트한 취지를 알리는 히트 신호를 출력하고, 불일치의 경우에는 미스한 취지를 알리는 미스 신호를 출력한다. 비교기(100)에서 히트 신호가 출력된 때에는 로우의 선택을 하지 않고 컬럼 어드레스에 의한 컬럼의 선택만으로 데이타를 출력한다. 또, 비교기(100)에서 미스 신호가 출력된 때에는 레지스터(80)에 기억되어 있는 로우 어드레스를 액세스 요구가 포함하는 로우 어드레스에 고쳐쓰고, 이 고쳐쓴 로우 어드레스에 의한 로우의 선택과 컬럼 어드레스에 의한 컬럼의 선택을 행하여 데이타를 출력한다.
이와 같은 동작 방식이면, 데이타의 액세스 요구가 있은 다음 로우를 선택하고 다시 컬러을 선택하여 데이타를 출력하는 방식에 비하여 로우를 선택하는 데 필요한 시간을 절약할 수 있고, 액세스 요구가 있은 다음 데이타를 출력하기 까지의 시간(액세스 타임)을 단축할 수 있다. 상기와 같이 선택 상태의 로우에 액세스 요구가 반드시 적중한다(히트)고는 제한하지 않지만, 메모리에서는 하나의 로우에 연속하여 액세스 요구가 적중할 확률이 매우 높고, 비선택 상태의 로우에 액세스 요구가 적중한(미스)것을 고려해도 히트·미스의 양자를 포함한 메모리 전체의 액세스 타임 평균치는 단축된다. 또, 레지스터(80)를 설치하고 이 래지스터(8)에 선택된 로우의 로우 어드레스를 기억시켜 둠으로써 증폭기군(14)이 어느 로우 어드레스의 데이타를 유지하고 있는가를 순간적으로 알 수 있어서 보다 더 액세스 타임의 고속화를 실현할 수 있다.
또, 미스로 된 경우에는 로우를 다시 선택하게 되는데, 다음 번의 액세스 요구를 고려하여 다시 선택한 로우에 접속되어 있는 각 셀의 셀 데이타를 각각 증폭기(161∼16n)에 유지시켜서 증폭기(14)를 출력 대기 상태로 해둔다. 또, 새로운 로우 어드레스는 그대로 레지스터(80)에 기억해둔다. 이것에 의하여 다음 번의 액세스 요구가 히트로 되는 확률을 높일 수 있다. 또, 본 발명에서는 히트되는 확률을 높이기 위하여 제2도에 도시된 메모리부를 제1도에 도시한 바와 같이 1개의 칩에 복수개 설치하고, 서브-어레이라는 개념을 받아들이고 있다. 서브-어레이(A)와 서브-어레이(B)에서는 각각 상이한 어드레스에 대응하는 로우의 셀 데이타를 증폭기(161A∼16nA, 161B∼16nB)에 유지해 두는 것이 가능하다. 이것에 의하여 증폭기군(14A, 14B)은 각각 상이한 어드레스에 대응하는 로우의 셀 데이타를 출력대기 상태로 할 수 있다. 도면중에 도시된 바와 같이, 서브-어레이(A)에서는 워드선(WL2A)이 선택 상태에 있고 워드선(WL2A)에 접속되어 있는 셀의 데이타가 증폭기((161A∼16nA)에 유지되며, 서브-어레이(B)에서는 워드선(WL1B)이 선택 상태에 있고 워드선(WL1B)에 접속되어 있는 셀의 데이타가 증폭기(161B∼16nB)에 유지되어 있다. 이와 같이 선택 상태의 로우를 복수 설치하는 동시에 또 이들이 동시에, 서로 상이한 어드레스에 대응하는 로우를 선택 상태로 함으로써 선택 상태의 로우에 액세스 요구가 히트되는 확률을 높일 수 있다. 또, 각 서브-어레이마다 선택 상태에 있는 로우의 로우 어드레스를 기억해두는 레지스터(80A, 80B)를 설치해 둔다. 또, 각 서브-어레이마다 비교기(100A, 100B)를 설치해둔다.
또, 제1도에 도시한 구성이면, 미스로 된 경우에, 미스로 된 로우만을 다시 선택할 수 있다. 이것에 의하면, 미스때마다 모든 로우를 재선택할 필요가 없고, 또 모든 로우를 다시 선택하는 것보다 증폭기(161B∼16nB)의 데이타 유지 상태에 여러 가지 베리에이션(variation)을 갖게 할 수 있어서 액세스 요구가 히트하는 확률을 높일 수 있다.
또 제3도에 도시한 바와 같이, 복수개 설치된 서브-어래이에서는 로우의 셀 데이타의 유지를 행하지 않는 서브-어레이(C)가 설치되어도 상관 없다. 이 때, 레지스터(80A∼80C)와 로우 디코더(12A∼12C)와의 사이에 게이트(102A∼102C)를 설치하고, 이들 게이트를 레지스터와 디코더간의 접속 허가 신호(허가 A∼허가 C)에 의하여 제어한다. 이들 게이트(102A∼102C)를 사용하여 레지스터와 디코더를 전기적으로 접속하든가 또는 절연하든가 함으로써 서브-어레이군 중에 데이타의 유지를 행하지 않는 서브-어레이를 설치할 수 있다.
다음에, 제3도∼제5도를 참조하여 본 발명의 실시예에 관한 DRAM 동작에 대하여 설명한다. 제4도는 제3도에 도시한 메모리의 동작을 도시하는 타이밍 파형도이고, 제5도((a)∼(h))는 각각 제4도에 도시한 타이밍 마다의 장치 상태를 모식적으로 도시한 도면이다. 제5도에서 사선이 그어진 블록은 활성화 상태, 사선이 그어져 있지 않은 블록은 비활성 혹은 프리차지 상태에 있는 것을 도시하는 것으로 한다. 또, 워드선에 대하여는 선택 상태에 있는 것 만을 도시하는 것으로 한다.
제4도에 있어서, 시각(t1∼t4)의 기간은 초기 설정 동작의 기간을 도시하고 있다. 즉, 전원 투입시에 어드레스 래지스터에 쓰여져 있는 어드레스(A1)에 의거하여 원하는 로우를 선택하고, 이 로우에 속하는 셀로부터의 데이타를 증폭기군에 유지시켜서 서브-어레이마다에 각각 초기 상태를 설정한다. 먼저, 서브-어레이(A)에서는 시각(t1)에 있어서 어드레스 레지스터에 쓰여져 있는 어드레스(A1)에 의거하여 어드레스(A1)에 대응하는 로우(워드선(WL1A))가 상승하고, 시각(t2)에 있어서 증폭기군(14A)이 활성화되며, 로우(WL1A)에 속하는 셀 데이타는 각각 증폭기군(14A)에 유지되어서 출력 대기 상태로 된다. 서브-어레이(B)에 있어서도 시각(t3∼t4)에 도시한 바와 같이 시각(t1∼t2)과 동일한 동작이 행해지고, 어드레스(B1)의 로우(WL1B)에 속하는 셀의 데이타가 각각 증폭기군(14B)에 유지되어서 출력대기 상태로 된다. 또, 서브-어래이(C)의 증폭기군(14C)에서는 어드레스 레지스터에 어드레스(C1)가 기록되어 있으나, 레지스터∼디코더간의 전기적 접속을 허가하는 신호(허가C)를 L 레벨로하고 게이트(102C)를 오프시켜 둠으로서 증폭기군(14C)에의 데이타 유지가 행해지지 않도록 하고 있다.
제4도에 있어서, 시각(t5∼t7)의 기간은 데이타의 독출 동작 기간을 도시하고 있다. 시각(t5)에 있어서, 장치의 상태를 제5도(a)에 도시한다. 시각(t6)에 있어서 서브-어레이(A)에 로우 어드레스(A1)를 포함하는 액세스 요구가 왔다고 하자. 비교기(100A)는 이 로우 어드레스(A1)와 레지스터(80A)에 기록되어 있는 로우 어드레스를 비교하여 일치하고 있는 것을 인식한 다음 히트로 된 취지를 알리는 신호를 출력한다. 이 히트 신호를 받아서 액세스 요구가 포함하는 컬럼 데이타에 의거하여 컬럼 디코더로 원하는 컬럼을 선택하는 동작만으로 시각(t7)에 있어서 출력신호 Dout A1을 출력한다(제5도(b)). 이들 동작이 행해지고 있을 때, 증폭기군(14B)이 유지하고 있는 셀의 데이타는 증폭기군(14A)의 동작과 관계 없이 유지된 체이다.
또, 시각(t8)에 있어서 서브-어레이(B)에 어드레스(B2)를 포함하는 액세스 요구가 왔다고 하자. 비교기(100B)는 이 로우 어드레스(B2)와 레지스터(80B)에 기록되어 있는 로우 어드레스를 비교한다. 레지스터(80B)에는 로우 어드레스(B1)가 기록되어 있기 때문에 불일치이다. 비교기(100B)는 이 불일치하다는 것을 인식하고 미스로 된 춰지를 알리는 신호를 출력한다. 이 미스 신호를 받아서 레지스터(80B)는 프리차지되고, 시각(t10)에 있어서 레지스터(80B)에는 새로운 로우 어드레스(B2)가 기록되고 기억된다. 이 사이의 시각(t9)에 있어서 워드선(WL1B)은 하강한다. 또, 워드선(WL1B)의 하강을 받아서 시각(t11)에 있어서 증폭기군(14B)이 프리차지된다(제5도(C)). 그리고 시각(t12)에 있어서 로우 어드레스(B2)에 대응한 로우(워드선(WL2B))를 상승시켜서 시각(t13)에 있어서 증폭기군(14B)을 재차 활성화시킨다(제5도(d)). 이후, 시각(t14)에 있어서 로우 어드레스(B2)를 포함하는 액세스 요구가 재차 온다. 비교기(100B)는 이 로우 어드레스(B2)와 레지스터(80B)에 기록되어 있는 로우 어드레스를 비교하여 일치하고 있는 것을 인식한 다음, 히트로 되었다는 취지를 알리는 신호를 출력하다. 이 히트 신호를 받아서 액세스 요구가 포함하는 컬럼 데이타에 의거하여 컬럼 디코더로 원하는 컬럼을 선택하여 시각(t15)에 있어서 출력신호 Dout B2를 출력한다(제5도(e)). 이들 동작이 행해지고 있을 때, 증폭기군(14A)이 유지하고 있는 셀 데이타는 증폭기군(14B)의 동작에 관계 없이 유지되어 있는 그대로이다. 또, 새로이 상승된 로우(WL2B)에 속하는 데이타는 각각 증폭기군(14B)에 유지되고, 다음 번 액세스 요구에 대비하여 대기 상태로 된다.
또, 시각(t16)에 있어서 서브-어레이(C)에 어드레스(C1)를 포함하는 액세스 요구가 왔다고 하자. 비교기(100C)는 이 로우 어드레스(C1)와 레지스터(80C)에 기록되어 있는 로우 어드레스를 비교하여 일치하고 있는 것을 인식한 다음 히트가 된 취지를 알리는 신호를 출력한다. 또, 레지스터(80C)와 디코더(12C)와의 전기적인 접속을 허가하는 신호(허가 C)가 상승함으로써, 디코더(12C)와 레지스터(80C)가 전기적으로 접속되어 레지스터(80C)에서 로우 어드레스가 디코더(12C)에 춰입된다. 이것에 의하여 시각(t17)에 있어서 어드레스(C1)에 대응하는 로우가 상승하고 시각(t18)에 있어서 증폭기군(14C)이 활성화된다(제5도(f)). 이 후, 어드레스 요구가 포함하는 컬럼 데이타에 의거하여 컬럼을 선택하고 시각(t19)에 있어서 출력신호 Dout C1을 출력한다(제5도(g)).
상기 일련의 동작을 마친 시각(t20)에 있어서의 장치 상태를 제5도(h)에 도시한다. 이상과 같은 타이밍으로 본 발명의 실시예에 관한 DRAM이 동작한다.
다음에 상기 실시예의 변형예에 대하여 설명한다. 제6도((a)∼(h))는 각각 상기 실시예의 변형예에 관한 장치의 플로어 플랜을, 제4도에 도시한 타이밍 마다에 도시한 도면이다.
상기 실시예에서 하나의 메모리 셀 어레이(10A∼10C)가 각각 하나의 증폭기군(14A∼14C)에 접속되어 있으나, 이것을 2개의 메모리 셀 어레이(101A, 102A∼101C, 102C)로 각각 하나의 증폭기군(14A∼14C)을 공유하는 형태이어도 좋다. 제6도((a)∼(h))의 각각에 있어서는 제5도((a)∼(h))와 동일 부분에는 동일 참조 부호를 붙임으로써 그 설명은 생략한다.
제7도는 증폭기군(14)의 구체적인 일 구성을 도시하는 블록도이고, 제8도는 제7도에 도시한 증폭기군의 회로도이다. 제7도에 도시한 바와 같이 증폭기(161A…, 161B…)는 센스 앰프이고, 셀 어레이로 부터 비트선(BL1A…, BL1B) 및 반전 신호 비트선(BBL1A…, BBL1B)에 의하여 전달되어온 셀 데이타를 차동 증폭하고, 이 차동 증폭된 데이타를 컬럼 디코더에 의하여 원하는 컬럼을 선택하여 출력하는 것이다. 증폭기(161A…, 161B…)는 각각 비트선 쌍(BL, BBL)에 접속된 센스 회로(201A…, 201B…)와 이들 센스 회로(201A…, 201B…)에 고전위, 저전위의 전원을 공급하고, 또 이들 전위를 유지하는 전위 유지/공급 회로(221A…, 221B…)와 고전위 및 저전위의 전위를 균등하게 하여 증폭기(161A…, 161B…)를 프리차지하는 프리차지 회로(241A…, 241B…)로 구성되어 있다. 이와 같은 구성의 증폭기(161A…, 161B…)의 모임으로 증폭기군(14A 및 14B)이 구성되어 있다.
전위 공급/유지 회로(221A…, 221B…)에는 활성화시키는 증폭기군을 선택하는 신호(BLKSELA(BLKSELB)), 이 신호(BLKSELA(BLKSELB))를 받아들이는 타이밍을 결정하는 신호(RBACPA(RBACPB)) 및 증폭기(161A…, 161B…)를 프리차지하는 신호(RSTA(RSTB))가 각각 공급된다. 또, 신호(RSTA(RSTB))는 프리차지 회로(241A…, 241B…)에도 각각 공급된다.
제8도에 도시한 바와 같이, 센스 회로(201A)는 비트선(BL1A), 반전 신호비트(BBL1A)와의 사이에 직렬로 접속된 N 채널형 MOSFET(이하, NMOS라 부른다)(30A, 31A)와 P체널형 MOSFET(이하 PMOS라 부른다)(32A, 33A)으로 구성되어 있다. 비트선(BL1A)에 일단을 접속한 NMOS(30A)의 게이트는 비트선(BBLlA)에 접속되고, 비트선(BBLlA)에 일단을 접속한 NMOS(31A)의 게이트는 비트선(BLlA)에 접속되어 있다. 비트선(BLlA)에 일단을 접속한 PMOS(32A)의 게이트는 비트선(BBLlA)에 접속되고, 비트선(BBLlA)에 일단을 접속한 PMOS(33A)에 게이트는 비트선(BLlA)에 접속되어 있다. NMOS(30A, 31A)의 상호 접속점은 전원선(BSANlA)에 접속되고 PMOS(32A, 33A)의 상호 접속점은 전원선(SAPlA)에 접속되어 있다. 비트선(BLlA, BBLlA)의 일단은 도시를 생략한 메모리 셀 어레이에 접속되어 있다. 비트선(BLlA, BBLlA)의 타단은 NMOS로 이루어지는 컬럼 선택 게이트(28lA, 28lA)를 통하여 데이타선(DATAl)에 접속되어 있다. 또, 센스 회로(20lB)의 구성은 센스 회로(20lA)와 거의 동일 구성이고, 대응하는 소자 및 신호선에는 각각 동일한 참조 부호로 그 말미에 B의 부호를 붙임으로써 그 설명은 생략한다.
전위 유지/공급 회로(22lA)의 입력부는 활성화시키는 센스 앰프군을 선택하는 신호(BLKSELA)가 공급되는 인버터(34A)와, 고전위∼저전위(예컨대, 접지)간에 직렬로 접속된 PMOS(35A, 36A), NMOS(37A, 38A)와, 신호(BLKSELA)를 받아들이는 타이밍 신호(RBACPA)가 공급되는 인버터(39A)에 의하여 구성되어 있다. 인버터(34A)의 출력은 PMOS(35A), NMOS(38A)의 게이트에 접속되고, 인버터(39A)의 출력은 PMOS(36A)의 게이트에 접속되어 있다. 또, 신호(RBACPA)는 PMOS(37A)의 게이트에 공급된다. PM
OS(36A)와 NMOS(37A)와의 상호 접속점은 인버터(40A) 출력과 인버터(41A) 입력과의 상호 접속점에 접속되어 있다. 인버터(40A) 출력과 인버터(41A) 입력과의 상호 접속점에는 NMOS(42A)의 일단이 접속되어 있다. NMOS(42A)의 게이트에는 리세트신호(RSTA)가 공급되고, NMOS(42A)의 타단선은 저전위(예컨대 접지)에 접속되어 있다. 인버터(41A) 출력과 인버터(40A) 입력과의 상호 접속점은 PMOS(43A)의 게이트 및 인버터(44A)를 통하여 PMOS(45A)의 게이트에 접속되어 있다. PMOS(43A)의 일단은 고전위에 접속되고, 그 타단은 전원선(SAPlA)에 접속되어 있다. PMOS(45A)의 일단은 저전위(예컨대, 접지)에 접속되고, 그 타단은 전원선(BSANlA)에 접속되어 있다. 또, 전위 유지/공급 회로(22lB)의 구성은 전위 유지/공급 회로(22lA)와 거의 동일 구성이고, 대응하는 소자 및 신호선에는 동일한 참주보후로 말미에 B의 부호를 붙임으로써 그 설명은 생략한다.
프리차지 회로(24lA)는 전원선(SAPlA)과 전원선(BSANlA)의 사이에 접속된 NMOS(46
A)와, NMOS(46A)와 전원선(SAPlA)의 상호 접속점에 일단을 접속하고 타단을 전원선(VBL)에 접속한 NMOS(47A)와, NMOS(46A)와 전원선(BSANlA)의 상호 접속점에 일단을 접속하고 타단을 전원선(VBL)에 접속한 NMOS(48A)로 구성되어 있다. NMOS(46A, 47A, 48A)의 게이트에는 각각 리세트 신호(RSTA)가 공급된다. 또, 프리차지 회로(24lB)의 구성은 프리차지 회로(24lB)와 거의 동일 구성이고, 대응하는 소자 및 신호선에는 동일한 참조 부호로 말미에 B의 부호를 붙임으로써 그 설명은 생략한다.
제9도는 본 발명의 제2실시예에 관한 DRAM의 플로어 플랜을 도시한 도면이다.
제9도에 도시한 바와 같이, 제2실시예에 관한 DRAM은 원하는 로우가 선택되어 있는 상태를 계속 유지시키는 하나의 수단으로서 서브-어레이(A, B)마다에 워드선의 전위를 유지하는 워드선 전위 유지회로(50A, 50B)를 갖춘 것이다. 워드선 전위(50A, 50B)의 워드선이 일단에 접속되고 이 워드선의 타단은 로우 디코더(12A, 12B)에 접속된다.
제10도는 제9도에 도시한 워드선 전위 유지 회로의 회로도이다.
제10도에 도시한 바와 같이 워드선 구동 전위(WDRVNO)∼저전위(예컨대, 접지) 사이에는, NMOS(520, 540)가 직렬로 접속되어 있고, NMOS(520)와 NMOS(540)와의 상호 접속점에는 워드선(WL0)이 접속되어 있다. NMOS(520)의 게이트는 인버터(56) 출력과 인버터(58) 입력과의 상호 접속점에 접속되고, NMOS(540)의 게이트는 인버터(58) 출력과 인버터(56) 입력의 상호 접속점에 접속되어 있다. 인버터(56)와 인버터(58)는 서로 입력을 출력에 접속함으로써 래치회로(60)를 구성하고 있다. 워드선의 전위는 이 래치 회로(60)를 구성하고 있다. 워드선의 전위는 이 래치 회로(60)의 데이타 유지 상태에 의하여 결정된다. 워드선 전위 유지 회로에는 어드레스 신호(Ad0∼Ad2) 및 워드선 래치 신호(WLTC, BWLTC(WLTC의 반전 신호))에 의거하여 래치 회로(60)에 래치 데이타를 전송하는 입력부(62)가 설치되어 있다. 입력부(62)는 고전위∼저전위(예컨대 접지)사이에 직렬로 접속된 PMOS(64, 65), NMOS(66), NMOS(67), NMOS(68), NMOS(69)로 구성된다. PMOS(64)의 게이트에는 워드선 래치 신호(BWLTC)가 공급되고, PMOS(65)의 게이트에는 프리차지 신호(PRCH)가 공급되고, NMOS(66∼68)의 게이트에는 각각 어드레스 신호(Ad0∼Ad2)가 공급되고, NMOS(69)의 게이트에는 워드선 래치 신호(WLTC)가 공급된다.
제11도는 본 발명의 제3의 실시예에 관한 DRAM의 플로어 플랜을 도시한 도면이다.
제11도에 도시한 바와 같이, 제3실시예에 관한 DRAM은 증폭기의 동작을 비트선에 전위 등과 무관하게 독립하여 행할 수 있도록 비트선과 증폭기와의 사이에 비트선 게이트군(70A, 70B)을 갖춘 것이다. 증폭기군(14A, 14B) 하나에 대하여 하나의 셀 어레이(10A, 10B)가 설치되는 경우에는, 제10도(a)에 도시한 바와 같이, 이들 사이에 하나의 비트선 게이트군(70A, 70B)이 설치된다. 또, 하나의 증폭기군(14A, 14B)에 대하여 복수의 셀 어래이(10lA, 102A 및 10lB, 102B)가 설치될 경우에는, 제10도(b)에 도시한 바와 같이, 셀 어레이(10lA)와 증폭기군(14A)과의 사이 및 셀 어레이(102A)와 증폭기군(14A)과의 사이처럼 복수개 설치된다. 비트선 게이트군(70A, 70B)은 각 비트선마다 접속된 게이트(72lA∼72nA)에는 비트선과 증폭기군(14A)을 전기적으로 분리하는 제어 신호(BLGA)가 공급되고, 게이트(72lB∼72nB)에는 비트선과 증폭기군(14B)을 전기적으로 분리하는 제어 신호(BLGB)가 공급된다.
제12도는 제11도에 도시한 비트선 게이트의 회로도이다.
제12도에 도시한 바와 같이, 게이트군(70A)은 게이트(72lA∼72nA)로 구성된다. 특히, 게이트(72lA)에 착안하여 설명하면, 비트선 쌍(BLlA, BBLlA)에 각각 접속된 NMOS(74l
A, 742A)로 구성된다. 기타의 게이트도 동일한 구성이고, 게이트(722A)는 비트선 쌍(BL2A, BBL2A)에 각각 접속된 NMOS(743, 744A)로 구성되고, 게이트(72nA)는 비트선 쌍(BL2A, BBLnA)에 각각 접속된 NMOS(735A, 746A)로 구성된다. NMOS(74lA∼746A)의 게이트에는 각각 공통으로 비트선과 증폭기군을 전기적으로 분리하는 제어 신호(BLGA)가 공급된다. 또, 게이트군(70B)의 구성은 게이트군(70A)과 거의 동일한 구성이고, 대응하는 소자 및 신호선에는 동일한 참조 부호로 말미에 B의 부호를 붙임으로서 그 설명은 생략한다.
제13도는 본 발명의 제4실시예에 관한 DRAM의 플로어 플랜을 도시한 도면이다.
제13도에 도시한 바와 같이, 제 4 실시예에 관한 DRAM은 워드선 전위 유지 회로(50A, 50B) 및 비트선 게이트군(70A, 70B)을 각각 갖춘 것이다. 이하, 제13도에 도시한 DRA
M의 DRAM 동작에 대하여 설명한다. 또, 제13도에 도시한 장치의 증폭기군(14A, 14B)은 센스 앰프의 집합이므로, 동작의 설명에 있어서 증폭기군이란 명칭 대신에 센스 앰프군이라 부르기로 한다.
제13도에 도시한 DRAM에서는 비교기(100A 및 100B)로 부터 출력되는 히트 신호, 미스 신호가 각각 상이한 배선을 통하여 출력되도륵 구성되어 있다. 히트 신호, 미스 신호는 비교기(100A)로부터 상이한 배선을 사용하여 히트 신호, 미스 신호를 각각 분리하여 출력하는 일도 가능하고, 또 제1도에 도시한 DRAM과 같이 동일 배선을 사용하여 출력하는 일도 가능하다. 동일 배선을 사용하여 히트 및 미스 신호를 출력할 경우에는 복수개의 배선충, 예컨대 4개의 배선을 사용하고, 히트 신호이면 각 배선에 차례로 1, 0, 1, 0의 신호를 전달하고, 미스 신호이면 각 배선에 차례로 0, 1, 0, 1의 신호를 전달하도록하여 히트 신호와 미스 신호는 신호 레벨의 차이를 이용하여 판단된다.
제l4도∼제18도는 각각 동작을 도시하는 타이밍 파형도이다. 제14도∼제18도는 각각 시간적으로 연속해 있는 것으로 한다.
제14도에 도시한 시각(t1∼t6)의 기간은 초기 설정 동작의 기간을 도시하고 있다. 먼저, 시각(tl)에 있어서 전원 투입시에 레지스터(80A)에 기록되어 있는 로우 어드레스(Al)에 의거하여 워드선 래치 신호(WLTCA)가 상승하고, 이 상승을 받아서 위드선(WLlA)이 상승한다. 또, 시각(t2)에 있어서 센스 앰프군을 선택하는 신호(BLKSELA)가 상승하고, 이 상승을 받아서 시각(t3)에 있어서 센스 앰프군의 전원선(SAPIA 및 SANIA)의 전위가 각각 소정의 전원 전위에 세트된다. 이와 같이 하여, 서브-어레이(A)에서는 로우 어드레스(Al)에 대응하는 워드선(WLlA)이 활성화되고, 워드선(WLlA)에 속한 로우의 셀 데이타가 센스 앰프군(14A)에 유지되어서 출력대기 상태로 된다. 서브-어레이(B)에 있어서도 시각(t1∼t3)과 동일한 동작이 시각(t4∼t6)에서 행해지고, 레지스터(80B)에 기록되어 있던 로우 어드레스(Bl)에 의거하여 로우 어드레스(Bl)에 대응한 워드선(WLlB)이 활성화된다. 이에 따라, 워드선(WLlB)에 속한 로우의 셀 데이타가 센스 앰프군(14B)에 유지되어 출력 대기 상태로 된다.
제14도에 도시한 시각(t7∼t8)의 기간은 데이타 독출의 기간을 도시하고 있다. 시각(t7)에 있어서 서브-어레이(A)에 컬럼 어드레스(CA1), 로우 어드레스(Al)를 포함하는 어드레스 요구가 왔다고 하자. 비교기(100A)는 로우 어드레스(Al)와 레지스터(80A)에 기록되어 있는 로우 어드레스를 비교하여 일치하고 있는 것을 인식한 다음 세트 신호를 출력한다. 이 세트 신호를 받아서 액세스 요구가 포함하는 컬럼 어드레스(CAl)에 의거하여, 컬럼 디코더(18A)도 이 컬럼 어드레스(CA1)에 대응한 컬럼을 선택한다. 이에 따라, 시각(t8)에 있어서 데이타(Dout CA1, A1)가 출력된다.
제15도에 도시한 시간(t9∼t19)의 기간은 워드선 재래치 기간을 도시하고 있다. 시각(t9)에 있어서 서브-어레이(B)에 로우 어드레스(B2)를 포함하는 요구가 왔다고 하자. 이것은 미스로 된 상태이고, 이 때문에 워드선의 재래치가 행해진다. 재래치에 대하여 이하에 설명한다. 먼저, 비교기(100B)는 이 로우 어드레스(B2)와 레지스터(80B)에 기록되어 있는 로우 어드레스를 비교한다. 레지스터(80B)에 기록되어 있는 로우 어드레스를 비교한다. 레지스터(80B)에는 로우 어드레스(Bl)가 기록되어 있기 때문에 불일치이다. 비교기(100B)는 이 불일치임을 인식하고 미스 신호를 출력한다. 이 미스 신호를 받아서 레지스터(80B)는 프리차지된다. 시각(tl0)에 있어서 워드선 프리차지 반전 신호(BPRCHB)가 하강하고, 반전 신호(BPRCHB)가 하강한 상태로 시각(t10)에 있어서 신호(WLTCB)를 상승시키고, 워드선(WLlB)을 하강시킨다. 이어서, 위드선(WLlB)이 하강한 상태로 시각(t12)에 있어서 레지스터(80B)에 로우 어드레스(B2)을 취입한다. 이로 인하여 레지스터(80B)에는 로우 어드레스(Bl)에 대신하여 로우 어드레스(B2)가 기록된다. 다음에, 시각(t14)에 있어서 반전 신호(BPRCHB)를 상승시킨다. 이어서, 시각(t15)에 있어서 리세트 신호(RSTB)를 상승시키고, 전원선(SAPlB 및 SANlB)의 전위를 프리차지 전위에 리세트한다. 다음에, 시각(t16)에 있어서 리세트 신호(RSTB)를 상승시킨다. 이어서, 시각(t17)에 있어서 신호(WLTCB)를 상승시키고, 레지스터(80B)에 기록되어 있는 로우 어드레스(B2)에 대응한 워드선(WL2B)을 상승시킨다. 다음에, 시각(t18)에 있어서 신호(BLKSELB)를 상승시키고, 시각(t19)에 있어서 타이밍 신호(RBACPB)를 상승시킴으로써 전원선(SAP1B 및 SANlB)의 전위가 각각 소정의 전원 전위에 세트된다. 이와 같이하여 새로운 로우 어드레스(B2)에 의거한 워드선의 재래치가 행해진다.
제16도에 도시한 시각(t20∼t25)의 기간은 기타의 방법에 의한 워드선 재래치의 기간을 도시하고 있다. 시각(t20)에 있어서 서브-어레이(A)에 로우 어드레스(A2)를 포함하는 요구가 왔다고 하자. 이것은 미스가 된 상태이고 이 때문에 워드선의 재래치가 행해진다. 먼저 비교기(100A)는 이 로우 어드레스(A2)와 레지스터(80A)에 기록되어 있는 로우 어드레스를 비교한다. 레지스터(80A)에는 로우 어드레스(Al)가 기록되어 있기 때문에 불일치다. 비교기(100A)는 이 불일치임을 인식하고 미스 신호를 출력한다. 이 미스 신호를 받아서 레지스터(80A)는 프리차지된다. 시각(t21)에 있어서 서브-어레이(A)로 워드선 프리차지 반전 신호(BPRCHA)가 하강하고, 반전 신호(BPRCHA)가 하강한 상태로 시각(t22)에 있어서 신호(WLTCA)를 상승시키며, 워드선(WLlA)을 하강시킨다. 이어서 워드선(WLlA)이 하강한 상태로 시각(t23)에 있어서 레지스터(80A)에 로우 어드레스(A2)를 취입한다. 이에 의하여 레지스터(80A)에는 로우 어드레스(Al) 대신에 로우 어드레스(A2)가 기록된다. 그 다음, 시각(t24)에 있어서 반전 신호(BPRCHA)를 상승시킨다. 이어서 위드선(WLlA)이 하강한 상태로 시각(t25)에 있어서 비트선 게이트 제어 신호(BLGA)를 하강시키고, 센스 앰프군과 비트선을 전기적으로 분리시킨다. 다음에, 센스 앰프군과 비트선이 전기적으로 분리된 상태로 시각(t26)에 있어서 신호(WLTCA)를 상승시키고, 레지스터(80A)에 기록되어 있는 로우 어드레스(A2)에 대응한 워드선(WL2A)을 상승시킨다. 이 상태에서 래치되어 있는 워드선과 센스 앰프군이 유지하고 있는 로우의 데이타와는 별개의 것으로 되어 있다. 이와 같이 비트선 게이트(70A)를 설치함으로써 래치되어 있는 워드선에 속하는 데이타와 센스 앰프군이 유지하고 있는 데이타를 각각 별개의 로우데이타로 할 수 있다. 이에 의하면 센스 앰프군(14A)이 데이타 출력 동작등의 도중에서 센스 앰프군(14A)을 프리차지 상태로 할 수 없을 경우에도 센스 앰프군(14A)이 프리차지되기 전에 다음 데이타를 비트선까지 독출할 수 있고, 보다 빠른 데이타 액세스가 가능해진다. 또, 기타의 효과로서 미스로 된 경우, 즉시 데이타를 다시 유지하지 않고 미스로 된 전회(前回)의 로우 데이타를 센스 앰프군에 유지한 채로 하고, 워드선만을 새로운 로우에 다시 유지한다고 하는 방법도 가능해지고, 데이타의 독출 방법에 여러 가지 베리에이션을 갖게 할 수도 있다.
제17도에 도시한 시각(t27∼t30)의 기간은 센스 앰프군 재래치의 기간을 도시하고 있다. 비트선 게이트 제어 신호(BLGA)가 하강함으로써 센스 앰프군(14A)과 비트선이 전기적으로 분리되어 있는 상태의 시각(t27)에 있어서, 리세트신호(RSTA)를 상승시키고, 전원선(SAPlA 및 SANlA)의 전위를 프리차지 전위에 리세트한다. 이어서, 전원선(SAPlA 및 SANlA)의 전위가 프리차지 전위에 리세트된 상태로 시각(t28)에 있어서 비트선 게이트에 제어 신호(BLGA)를 상승시키고, 센스 앰프군(14A)과 비트선을 전기적으로 접속한다. 다음에, 센스 앰프군(14A)과 비트선이 전기적으로 접속된 상태로 시각(t28)에 있어서 신호(BLKSELA)를 상승시키고, 이 상승을 받아서 시각(t30)에 있어서 전원선(SAPlA 및 SANlA)의 전위가 각각 소정의 전원 전위에 세트된다.이와 같이 하여 비트선 게이트를 온시켜서 센스 앰프군(14A)과 비트선을 전기적으로 접속함으로써 워드선(WL2A)에 접속된 셀의 데이타가 센스 앰포군(14A)에 래치된다.
제18도에 도시한 시각(t31∼t36)의 기간은 기타의 방법에 의한 데이타의 독출 기간을 도시하고 있다. 시각(t31)에 있어서 서브-어레이(A)로 워드선 프리차지 반전신호(BPRCHA)가 하강하고, 이와 동시에, 허가신호(허가A)를 하강시키고 레지스터(80A)에 기록되는 로우 어드레스를 워드선에 읽어넣는 동작을 금지한다. 이어서, 반전 신호(BPRCHA) 및 허가(A)가 하강한 상태로 시각(t32)에 있어서 신호(WLTCA)를 상승시키고, 워드선(WL2A)을 하강시킨다. 그 다음, 워드선(WL2A)이 하강한 상태로 시각(t33)에 있어서 반전 신호(BPRCHA)를 상승시킨다. 다음에, 반전 신호(BPRCHA)가 상승한 상태로 시각(t33)에 있어서 리세트신호(RSTA)를 상승시키고, 전원선(SAPlA 및 SANlA)의 전위를 프리차지 전위에 리세트한다. 이와 같이 서브-어레이(A)의 센스 앰프군이 리세트 상태로 되어 있는 시각(t35)에 있어서 서브-어레이(B)에 컬럼 어드레스(CB2), 로우 어드레스(B2)를 포함하는 액세스 요구가 왔다고 하자. 이것은 로우 어드레스가 히트한 상태이고, 히트 신호가 상승하며, 워드선의 선택 없이 컬럼 어드레스(CB2)에 의하여 하나의 컬럼이 선택되고 시각(t36)에 있어서 데이타(DoutCB2, B2)가 출력된다. 이와 같이 서브-어레이(A)의 센스 앰프군(14A)이 프리차지 상태로 되어 있어도, 서브-어레이(B)에서는 데이타의 독출을 행할 수 있다. 이와 같이 서브-어레이(A와 B)에서는 각각 동시에 상이한 동작을 병렬로 행할 수 있고 병렬 처리에 의한 동작의 고속화도 실현할 수 있다.
이하 본 발명의 실현에 유용한 각종 변형예에 대하여 설명한다.
제19도는 제1변형예의 개략적인 플로어 플랜을 도시하는 도면인바, (a), (b)는 각각 상이한 시각에 있어서의 상태를 도시하고 있다.
제19도((a), (b))에 도시한 바와 같이 서브-어레이(A)에만 착안하여 설명하면, 2개의 메모리 어레이(10lA, 102A)로 공유된 센스 앰프군(14P, 14N1A, 14NN2A)이 설치되어 있다. 센스 앰프군(14P)은 셀 어레이(10lA, 102A)로 공유되어 있다.(a)에 도시한 바와 같이, 셀 어레이(10lA)에 속한 워드선(WLlA)이 선택된 때에는 센스 앰프군(14P과 14N1A) 쌍이 활성화되고, 워드선(WLlA)이 속하는 로우의 데이타는 센스 앰프군(14P과 14N1A)쌍에 유지되고, 출력 대기 상태로 된다. 또, (b)에 도시한 바와 같이 셀 어레이(102A)에 속하고 있는 워드선(WL2A)이 선택된 때에는 센스 앰프군(14P과 14N2A) 쌍이 활성화되고, 워드선(WL2A)이 선택된 때에는 센스 앰프군(14P과 14N2A) 쌍이 활성화되고, 워드선(WL2A)이 속하는 로우의 데이타는 센스 앰프군(14P과 14N2A) 쌍에 유지되고, 출력 대기 상태로 된다. 이와 같이 선택된 워드선이 속하는 셀 어레이에 의하여 센스 앰프군의 구성 벰버가 바뀌는 DRAM에도 이 발명은 적용될 수 있다.
제20도는 제2변형예의 개략적인 플로어 플랜을 도시하는 도면인 바 (a), (b)는 각각 다른 시각에 있어서의 상태를 도시하고 있다.
제20도(a)에 도시한 바와 같이 센스 앰프군(14A∼14E)에 각각 워드선(WLlA, WLlB, WLlD, WLlE)에 대응하는 로우의 데이타가 유지되고 있다. 또, 센스 앰프군(14F∼14H)은 각각 프리차지 상태에 있다.
(a)에 도시한 상태에 있는 센스 앰프군이 각각 (b)에 도시한 상태로 이동하는 동작이 병행하고 또는 연속적으로 전후하여 행해지고 있다.(b)에 도시한 상태에서는 센스 앰프군(14A)에 유지되어 있던 데이타의 일부 또는 전부가 출력되어 있다. 또, 센스 앰프군(14B, 14D)에서는 각각 워드선(WLlB, WLlD)에 대응하는 로우의 데이타가 파기되고 대신에 각각 WL2B, WL2D에 대응하는 로우의 데이타가 유지되어 있다. 또, 센스 앰프군(14C)에서는 다른 센스 앰프군 동작의 영향을 받지 않고 워드선(WLlC)에 대응하는 로우의 데이타가 유지된 체이다. 또, 센스 앰프군(14E)은 워드선(WLlE)에 대응하는 로우의 데이타를 파기하고 프리차지 상태로 되어 있다. 또, 센스 앰프군(14F, 14H)에서는 각각 워드선(WLlF, WLlH)에 대응하는 로우의 데이타를 새로이 유지하고 있다. 또, 센스 앰프군(G)에서는 다른 센스 앰프군 동작의 영향을 받지 않고 프리차지 상태를 유지하고 있다.
이와 같이, 서브-어레이가 3종류 이상으로 되어 있어도 서브-어레이는 다른 서브-어레이의 동작 상태와는 관계 없이 독자적인 동작을 유지할 수 있다.
제21도는 제3변형예의 개략적인 플로어 플랜을 도시한 도면이다.
제21도에 도시한 바와 같이 서브-어레이(A)에만 착안하여 설명한다. 하나의 메모리 셀 어레이(10A)에 대하여 2개의 센스 앰프군(14LA, 14RA)이 설치되어 있다. 비트선은 센스 앰프군(14LA, 14RA)의 어디엔가에 접속되어 있다. 센스 앰프군(14LA, 14RA)은 각각 워드선(WLlA)이 속하는 로우의 데이타를 유지한다.
제22도는 제4변형예의 개략적인 플로어 플렌을 도시하는 도면이다.
제22도에 도시한 바와 같이 서브-어레이(A)에만 착안하여 설명하면, 2개의 메모리 셀 어레이(10LA, 10RA)에 대하여 하나의 센스 앰프군(14LRA)이 설치되어 있다.센스 앰프군(14LRA)에 접속되는 비트선이 2개의 메모리 셀 어레이에 들어가기 위하여 하나의 센스 앰프군(14LRA)이 셀 어레이(10LA, 10RA)로 공유되는 헝태로 되어 있다.이 형태의 설치에서는 셀 어레이(10LA)에 속한 워드선(WLlA)과 셀어레이(10RA)에 속한 워드선(WL2)의 2개의 로우 데이타를 센스 앰프군(14LRA)에 동시에 유지할 수 있다.
제23도는 제 5 변형예의 개략적인 플로어 플랜을 도시하는 도면이다.
제23도에 도시한 바와 같이 서브-어레이(A)에만 착안하여 설명하면, 2개의 메모리 셀 어레이(10LA, 10RA)가 설치되어 있고, 셀 어레이(10LA)는 센스 앰프군(14PA, 14NLA)쌍에, 셀 어레이(10RA)는 센스 앰프군(14PA, 14NRA) 쌍에 각각 접속되는 형태로 되어 있다. 이 형태의 장치에서는 셀 어레이(10LA)에 속한 워드선(WLlA)과 셀 어레이(10RA)에 속한 워드선(WL2)의 2개의 로우 데이타를 각각 센스 앰프군(14PA과 14NLA)쌍, (14PA과 14NRA)쌍에 동시에 유지할 수 있다.
제24도는 제6변형예의 개략적인 플로어 플랜을 도시하는 도면이다.
제24도에 도시한 바와 같이 서브-어레이(A)에만 착안하여 설명하면 하나의 센스 앰프군(14LRA)에 대하여 4개의 메모리 셀 어레이(10L1A, 10L2A, 10R1A, 10R2A)가 설치되어 있다. 워드선(WLlA, WL2A)이 속하는 셀 어레이(10L1A, 10RlA)가 활성화되는 한편, 기타의 셀 어레이(10L2A, 10R2A)는 프리차지 상태로 되어 있다. 이 형태의 장치에서는 셀 어레이(10L1A, 10L2A)의 어디엔가에 속한 워드선 1개와, 셀 어레이(10RlA, 10R2A)의 어디엔가에 속한 워드선 1개의 합계인 2개의 로우 데이타를 센스 앰프군(14LRA)에 동시에 유지할 수 있다.
제25도는 제8변형예의 개략적인 플로어 플랜을 도시하는 도면이다. 이 예는 비트선 게이트를 사용한 센스 앰프군에의 데이타 유지 동작에 관계되어 있고, 제25도((a)∼(d))는 각각 동작 타이밍 마다의 장치의 상태를 도시하고 있다.
제25도에 도시한 바와 같이 2개의 메모리 셀 어레이(10L, 10R)에는 하나의 센스 앰프군(14LR)이 실치되어 있다. 셀 어레이(l0L)와 센스 앰프군(14LR)은 비트선 게이트군(701)을 통하여 접속되고, 셀 어레이(10R)와 센스 앰프군(14LR)은 비트선 게이트군(702)을 통하여 접속되어 있다. 먼저, 제22도(a)에 도시한 상태에서는 워드선(WLl)에 대응하는 로우가 선택되고 셀 어레이(10L)가 활성화되며, 센스 앰프군(14LR)에 워드선(WLl)에 속하는 셀 데이타가 유지된다. 이 때 비트선 게이트군 중, 게이트군(701)만이 온하고 있다. 이어서, 제22도(b)에 도시한 상태와 같이 게이트군(70l)도 오프된다. 이 때, 센스 앰프군(14LR)은 워드선(WLl)에 속하는 셀의 데이타를 계속 유지하고 있다. 이어서 제22도(C)에 도시한 바와 같이 게이트군(701, 702)을 다 함께 오프시킨 상태에서 워드선(WL2)에 대응하는 로우를 선택하고 셀 어레이(l0R)를 활성화 한다.이 때, 센스 앰프군(14LR)은 워드선(WLl)에 속하는 셀의 데이타를 계속 유지하고 있다. 이어서, 제22도(d)에 도시한 바와같이 비트선 게이트(702)를 온시키고, 센스 앰프군(14LR)에 워드선(WL2)에 속하는 셀의 데이타를 유지시킨다. 이와같은 동작에 의하면 센스 앰프군(14LR)이 프리차지되기 전에 다음의 데이타가 비트선까지 와 있으므로, 보다 재빠른 데이타 액세스가 가능해진다.
제26도는 제9도 변형예의 개략적인 플로어 플랜을 도시하는 도면이다. 이 예는 데이타 출력부와 관련되고 있다.
제26도에 도시한 바와 같이 센스 앰프군(14)은 예컨대 8개씩의 조합으로 둘로 나뉘고, 분할된 2개중 1개가 데이타선에 접속된다. 즉, 8개의 센스 앰프에 유지되어 있던 데이타가 데이타선에 병렬(parallel)로 출력된다. 이 출력된 데이타가 컨버터(90)에서 병렬/직렬 변환을 받아서 고속으로 외부와 출력된다. 이에 의하여 큰 대역폭(시간당 전송 데이타량)을 달성할 수 있다.
이상과 같이, 상기 각 실시예에서 설명한 반도체 메모리에 의하면 로우를 선택하고 그 로우의 데이타를 센스 앰프에 유지하고 데이타 액세스의 대기 상태를 실현함으로써 메모리의 데이타 액세스 타임을 현격히 작게 할 수 있다. 또 메모리 영역을 복수의 서브-어레이로 나누고, 서브-어레이 마다의 센스앰프에 상이한 시각으로 상이한 어드레스에 대응하는 로우의 데이타를 유지할 수 있도록 구성함으로써 보다 빠른 데이타 액세스가 가능해진다. 이에 따라, CPU 등의 데이타 처리 속도에 메모리의 액세스 속도가 따라 갈 수 있는 동시에 컴퓨터 자체의 동작 속도도 현격히 향상시킬 수 있다.
제27도는 제10변형예의 개략적인 플로어 플랜을 도시한 도면이다. 이 예는 데이타 취출 방식에 관계되어 있다.
제27도에 도시한 바와 같이 복수의 센스 앰프군(14A∼14D)을 등가 병렬적으로 보아서 데이타(DoutA∼DoutD)를 서브-어레이(A∼D)마다에 병렬하여 1비트썩 도출함으로써 I/O 수가 X4라는 복수의 I/O를 구비하는 메모리로서 구성할 수 있다.
이와 같은 방식에 의하면, 복수의 I/O를 갖추는 메모리에 있어서 패턴적으로 메모리 영역의 출력부와 I/O를 근접시킬 수 있게 되어 데이타 신호의 칩내 지연을 경감할 수 있다. 따라서, 상기 실시예에 의하여 설명한 메모리의 데이타 액세스 타임이 향상한다는 효과에 더하여 데이타 신호의 칩내 지연의 경감까지도 동시에 얻을 수 있고, 메모리 동작의 보다 더한 고속화를 달성할 수 있다.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 쉽게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도에서 병기한 것은 아니다.
이상 설명한 바와 같이, 본 발명에 의하면 데이타 액세스를 단축할 수 있는 반도체 메모리를 제공할 수 있다.

Claims (10)

  1. 반도체 칩과, 상기 반도체 칩에 제공되며 각각 독립적으로 동작하는 제1 및 제2서브-어레이를 갖는 메모리 영역과, 상기 제1서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제2서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제1서브-어레이의 각 로우에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제1서브-어레이의 각 컬럼에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 제2서브-어레이의 각 로우에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제2서브-어레이의 각 컬럼에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 반도체 칩에 제공되어 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제1증폭 수단과, 상기 제1증폭 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속되어, 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제2증폭 수단과, 상기 제2증폭 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속되어, 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는데, 상기 제1서브-어레이 및 상기 제2서브-어레이의 상이한 로우 어드레스예 대응하는 데이터들을 각각 상기 제1서브-어레이의 증폭기와 상기 제2서브-어레이의 증폭기내에서 유지하는 증폭기와, 상기 반도체 칩에 제공되며 상기 제1서브-어레이의 워드선에 접속되어, 상기 제1서브-어레이의 워드선의 전위를 유지하는 것이고, 제1래치 회로를 포함하여, 상기 제1서브-어레이의 워드선중 하나의 전위가 상기 제1래치회로의 데이타 유지 상태에 따라 정해지게하는 제1워드선 전위 유지 수단과, 상기 반도체 칩에 제공되며 상기 제2서브-어레이의 워드선에 접속되어, 상기 제2서브-어레이의 워드선의 전위를 유지하는 것이고, 제2래치 회로를 포함하여, 상기 제2서브-어레이의 워드선중 하나의 전위가 상기 제2래치회로의 데이타 유지 상태에 따라 정해지게 되는 제2워드선 전위 유지 수단을 포함하고, 상기 제1 및 제2워드선 전위 유지 수단중 하나에 의해 유지된 전위는 상기 제1 및 제2워드선 전위 유지 수단이 각각의 전위를 유지하는 상태에서 프리차지되며, 프리차지된 워드선 전위 유지 수단은 상기 프리차지된 워드선 전위 유지 회로가 새로운 로우 어드레스에 대응할 때 상기 서브-어레이중 하나에 제공된 새로운 로우 어드레스에 대응하는 새로운 워드선의 전위를 유지하며, 상기 제1 및 제2워드선 전위 유지 수단중 다른 하나는 이러한 동작이 실행되는 동안 그 전위를 계속 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 반도체 칩과, 상기 반도체 칩에 제공되며 각각 독립적으로 동작하는 제1 및 제2서브-어레이를 갖는 메모리 영역과, 상기 제1서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제2서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제1서브-어레이의 각 로우에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제1서브-어레이의 각 컬럼에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 제2서브-어레이의 각 로우에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제2서브-어레이의 각 컬럼에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 반도체 칩에 제공되어 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제1증폭 수단과, 상기 제1증폭 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속되어, 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제2증폭 수단과, 상기 제2증폭 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속되어, 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는데, 상기 제1서브-어레이 및 상기 제2서브-어레이의 상이한 로우 어드레스에 대응하는 데이터들을 각각 상기 제1서브-어레이의 증폭기와 상기 제2서브-어레이의 증폭기내에서 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제1증폭 수단의 증폭기와 상기 제1서브-어레이의 비트선을 전기적으로 선택적으로 접속시키는 제1게이트 수단과, 상기 제1게이트 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속된 게이트와, 상기 반도체 칩에 제공되어 상기 제2증폭 수단의 증폭기와 상기 제2서브-어레이의 비트선을 전기적으로 선택적으로 접속시키는 제2게이트 수단과, 상기 제2게이트 수단에 제공되머 상기 제2서브-어레이의 복수의 비트선에 접속된 게이트와, 상기 반도체 칩에 제공되며 상기 제1서브-어레이의 워드선에 접속되어, 상기 제1서브-어레이의 워드선의 전위를 유지하는 제1워드선 전위 유지 수단과, 상기 반도체 칩에 제공되며 상기 제2서브-어레이의 워드선에 접속되어, 상기 제2서브-어레이의 워드선의 전위를 유지하는 제2워드선 전위 유지 수단을 구비하며, 상기 제1증폭 수단의 증폭기는 적어도 상기 제 1워드선 전위 유지 수단이 상기 제1워드선의 전위를 유지하는 상태에서 상기 제 1증폭 수단의 증폭기가 제1워드선에 접속된 메모리 셀로부터 공급된 제1데이타를 유지한 후, 상기 제1게이트 수단의 게이트에 의해 상기 제1 서브-어레이의 비트선으로 부터 전기적으로 절연되며, 상기 제 1워드선 전위 유지 수단은 상기 제1증폭 수단의 증폭기에서 유지된 제1데이타가 제2데이타에 의해 교체될 때가지 비활성 상태로 설정되어 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 칩과, 상기 반도체 칩에 제공되며 각각 독립적으로 동작하는 제1 및 제2서브-어레이를 갖는 메모리 영역과, 상기 제1서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제2서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제1서브-어레이의 각 로우에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제1서브-어레이의 각 컬럼에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 제2서브-어레이의 각 로우에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제2서브-어레이의 각 컬럼에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 반도체 칩에 제공되어 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제1증폭 수단과, 상기 제1증폭 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속되어, 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제2증폭 수단과, 상기 제2증폭 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속되어, 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는데, 상기 제1서브-어레이 및 상기 제2서브-어레이의 한 상이한 로우 어드레스에 대응하는 데이터들을 각각 상기 제1서브-어레이의 증폭기와 상기 제2서브-어레이의 증폭기내에 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제1증폭 수단의 증폭기와 상기 제1트랜지스터의 비트선을 전기적으로 선택적으로 접속시키는 제1게이트 수단과, 상기 제1게이트 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속된 게이트와, 상기 반도체 칩에 제공되어 상기 제2증폭 수단의 증폭기와 상기 제2서브-어레이의 비트선을 전기적으로 선택적으로 접속시키는 제2게이트 수단과, 상기 제2게이트 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속된 게이트와, 상기 반도체 칩에 제공되며 상기 제1서브-어레이의 워드선에 접속되어, 상기 제1서브-어레이의 워드선의 전위를 유지하는 제1워드선 전위 유지 수단과, 상기 반도체 칩에 제공되며 상기 제2서브-어레이의 워드선에 접속되어, 상기 제2서브-어레이의 워드선이 전위를 유지하는 제2워드선 전위 유지 수단을 구비하며, 상기 제1증폭 수단의 증폭기는 적어도 상기 제1워드선 전위 유지 수단이 제1워드선의 전위를 유지하고 제1증폭 수단의 증폭기가 제1데이타를 유지하는 상태에서, 상기 제1게이트 수단의 게이트에 의해 상기 제1서브-어레이의 비트선으로부터 전기적으로 절연되며, 상기 제1워드선 전위 유지 수단에 의해 유지된 전위는 프리차지되고, 이 프리차지된 워드선 전위 유지 수단은 새로운 로우 어드레스에 따른 상기 제1서브-어레이에 공급된 새로운 로우 어드레스에 대응하는 제2워드선의 전위를 유지하며, 적어도 상기 제1증폭 수단의 증폭기는 상기 동작이 실행되는 동안 제1데이타를 계속 유지하는 것을 특징으로 하는 반도체 메모리.
  4. 반도체 칩과, 상기 반도체 칩에 제공되며 각각 독립적으로 동작하는 제1 및 제2서브-어레이를 갖는 메모리 영역과, 상기 제1서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제2서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제1서브-어레이의 각 로우에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제1서브-어레이의 각 컬럼에 제공되머, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 제2서브-어레이의 각 로우에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제2서브-어레이의 각 컬럼에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 반도체 칩에 제공되어 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제1증폭 수단과, 상기 제1증폭 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속되어, 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제2증폭 수단과, 상기 제2증폭 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속되어, 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는데, 상기 제1서브-어레이 및 상기 제2서브-어레이의 상이한 로우 어드레스에 대응하는 데이터들을 각각 상기 제1서브-어레이의 증폭기와 상기 제2서브-어레이의 증폭기내에서 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제1증폭 수단의 증폭기와 상기 제1서브-어레이의 비트선을 전기적으로 선택적으로 접속시키는 제1게이트 수단과, 상기 제1게이트 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속된 게이트와, 상기 반도체 칩에 제공되어 상기 제2증폭 수단의 증폭기와 상기 제2서브-어레이의 비트선을 전기적으로 선택적으로 접속시키는 제2게이트 수단과, 상기 제2게이트 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속된 게이트와, 상기 반도체 칩에 제공되며 상기 제1서브-어레이의 워드선에 접속되어, 상기 제1서브-어레이의 워드선의 전위를 유지하는 제1워드선 전위 유지 수단과, 상기 반도체 칩에 제공되며 상기 제2서브-어레이의 워드선에 접속되어, 상기 제2서브-어레이의 워드선의 전위를 유지하는 제2워드선 전위 유지 수단을 구비하며, 상기 제1증폭 수단의 증폭기는 적어도 상기 제1워드선 전위이 유지 수단이 제1워드선의 전위를 유지하며 상기 제 1증폭 수단의 증폭기가 제1데이타를 유지하는 상태에서 상기 제1게이트 수단의 게이트에 의해 상기 제1서브-어레이의 비트선으로부터 전기적으로 절연되며, 상기 제1워드선 전위 유지 수단에 의해 유지된 전위는 프리차지되고, 이 프리차지된 워드선 전위 유지 수단은 새로운 로우 어드레스에 따른 상기 제1서브-어레이에 공급된 새로운 로우 어드레스에 대응하는 제2워드선의 전위를 유지하며, 상기 제1증폭 수단의 증폭기에 의해 유지된 제1데이타는 프리차지되고, 상기 제2워드선에 접속된 메모리 셀로부터의 제2데이타는 상기 제1서브-어레이의 비트선에 상기 제1게이트 수단을 통해 상기 제1증폭 수단의 증폭기를 전기적으로 접속시킴으로써 상기 제1증폭 수단의 증폭기내에 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 칩과, 상기 반도체 칩에 제공되며 각각 독립적으로 동작하는 제1 및 제2서브-어레이를 갖는 메모리 영역과, 상기 제1서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제2서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제1서브-어레이의 각 로우에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제1서브-어레이의 각 컬럼에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 제2서브-어레이의 각 로우에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제2서브-어레이의 각 컬럼에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 반도체 칩에 제공되어 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제1증폭 수단과, 상기 제1증폭 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속되어, 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제 서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제2증폭 수단과, 상기 제2증폭 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속되어, 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는데, 상기 제1서브-어레이 및 상기 제2서브-어레이의 상이한 로우 어드레스에 대응하는 데이터들을 각각 상기 제1서브-어레이의 증폭기와 상기 제2서브-어레이의 증폭기내에서 유지하는 증폭기와, 상기 제1서브-어레이의 워드선에 접속되어 상기 제 1서브-어레이에 공급된 로우 어드레스를 디코딩하는 제1로우 디코더와, 상기 제2서브-어레이의 워드선에 접속되어 상기 제2서브-어레이에 공급된 로우 어드레스를 디코딩하는 제2로우 디코더와, 상기 제1로우 디코더에 접속되어 상기 제2서브-어레이에 공급된 로우 어드레스를 저장하는 제1메모리 수단과, 상기 제2로우 디코더에 접속되어 상기 제2서브-어레이에 공급된 로우 어드레스를 저장하는 제2메모리 수단과, 상기 제1메모리 수단에 전기적으로 접속되어 상기 제1서브-어레이에 공급된 입력 로우 어드레스가 제공되며, 상기 제1메모리 수단에 저장된 로우 어드레스와 상기 입력 로우 어드레스를 비교하는 제1비교기와, 상기 제2메모리 수단에 전기적으로 접속되어 상기 제2서브-어레이에 공급된 입력 로우 어드레스가 제공되며, 상기 제2메모리 수단에 저장된 로우 어드레스와 상기 입력 로우 어드레스를 비교하는 제2비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1비교기는 상기 입력 로우 어드레스와 상기 제1메모리 수단에 저장된 로우 어드레스가 서로 일치할 때 제1일치 신호를 출력하고, 상기 입력 로우 어드레스와 상기 제1메모리 수단에 저장된 로우 어드레스가 서로 일치하지 않을 때 제1비일치 신호를 출력하며, 상기 제2비교기는 상기 입력 로우 어드레스와 상기 제2메모리 수단에 저장된 로우 어드레스가 서로 일치할 때 제2일치 신호를 출력하고, 상기 입력로우 어드레스와 상기 제2메모리 수단에 저장된 로우 어드레스가 서로 일치하지 않을 때 제2비일치 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1일치 신호가 출력되는 경우, 컬럼에 있는 데이타세트는 상기 제1증폭 수단의 증폭기에 유지된 데이타 중에서 선택되어, 이 선택된 데이타 세트가 출력되고, 상기 제1비일치 신호가 출력되는 경우, 로우와 컬럼에 있는 데이타 세트는 상기 제1서브-어레이의 메모리 셀에 저장된 데이타 중에서 선택되어, 이 선택된 데이타 세트가 출력되며, 상기 제 2 일치 신호가 출력되는 경우, 컬럼에 있는 데이타 세트는 상기 제2증폭 수단의 증폭기에 유지된 데이타 중에서 선택되어, 이 선택된 데이타 세트가 출력되고, 상기 제2비일치 신호가 출력되는 경우, 로우와 컬럼에 있는 데이타 세트는 상기 제2서브-어레이의 메모리 셀에 저장된 데이타 중에서 선택되어 이 선택된 데이타 세트가 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 반도체 칩과, 상기 반도체 칩에 제공되며 각각 독립적으로 동작하는 제1 및 제2서브-어레이를 갖는 메모리 영역과, 상기 제1서브-어레이에서 매트릭스 형태로 정렬된 메모리 셀과, 상기 제2서브-어레이에서 매트릭스 형대로 정렬된 메모리 셀과, 상기 제1서브-어레이의 각 로우에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제1서브-어레이의 각 컬럼에 제공되며, 상기 제1서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 제2서브-어레이의 각 로우에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 워드선과, 상기 제2서브-어레이의 각 컬럼에 제공되며, 상기 제2서브-어레이내의 메모리 셀에 각각 접속된 복수의 비트선과, 상기 반도체 칩에 제공되어 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제1증폭 수단과, 상기 제1증폭 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속되어, 상기 제1서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 증폭시키는 제2증폭 수단과, 상기 제2증폭 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속되어, 상기 제2서브-어레이내의 메모리 셀로부터 독출된 데이타를 유지하는데, 제1서브-어레이 및 상기 제2서브-어레이의 상이한 로우 어드레스에 대응하는 데이터들을 각각 상기 제1서브-어레이의 증폭기와 상기 제2서브-어레이의 증폭기내에서 유지하는 증폭기와, 상기 반도체 칩에 제공되어 상기 제1증폭 수단의 증폭기와 상기 제1서브-어레이의 비트선을 전기적으로 선택적으로 접속시키는 제1게이트 수단과, 상기 제1게이트 수단에 제공되며 상기 제1서브-어레이의 복수의 비트선에 접속된 게이트와, 상기 반도체 칩에 제공되어 상기 제2증폭 수단의 증폭기와 상기 제2서브-어레이의 비트선을 전기적으로 선택적으로 접속시키는 제2게이트 수단과, 상기 제2게이트 수단에 제공되며 상기 제2서브-어레이의 복수의 비트선에 접속된 게이트와, 상기 반도체 칩에 제공되며 상기 제1서브-어레이의 워드선에 접속되어, 상기 제1서브-어레이의 워드선의 전위를 유지하는 제1워드선 전위 유지 수단과, 상기 반도체 칩에 제공되며 상기 제2서브-어레이의 워드선에 접속되어, 상기 제2서브-어레이의 워드선의 전위를 유지하는 제2워드선 전위 유지 수단과, 상기 제1워드선 전위유지 수단에 전기적으로 접속되어 상기 제1서브-어레이에 공급된 입력 로우 어드레스가 제공되며, 상기 제1워드선 전위유지 수단에 저장된 로우 어드레스와 상기 입력 로우 어드레스를 비교하는 제1비교기와, 상기 제2워드선 전위유지 수단에 전기적으로 접속되어 상기 제2서브-어레이에 공급된 입력 로우 어드레스가 제공되며, 상기 제2워드선 전위유지 수단에 저장된 로우 어드레스와 상기 입력 로우 어드레스를 비교하는 제2비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1비교기는 상기 입력 로우 어드레스와 상기 제1워드선 전위유지 수단에 저장된 로우 어드레스가 서로 일치할 때 제1일치신호를 출력하며, 상기 입력 로우 어드레스와 상기 제1워드선 전위유지 수단에 저장된 로우 어드레스가 서로 일치하지 않을 때 제1비일치 신호를 출력하며, 상기 제2비교기는 상기 입력 로우 어드레스와 상기 제2워드선 전위유지수단에 저장된 로우 어드레스가 서로 일치할 때 제2일치 신호를 출력하며, 상기 입력 로우 어드레스와 상기 제2워드선 전위 유지 수단에 저장된 로우 어드레스가 서로 일치하지 않을 때 제2비일치 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제1일치 신호가 출력되는 경우, 컬럼에 있는 데이타 세트는 상기 제1증폭 수단의 증폭기에 유지된 데이타 중에서 선택되어, 이 선택된 데이타 세트가 출력되고, 상기 제1비일치 신호가 출력되는 경우, 로우와 컬럼에 있는 데이타 세트는 상기 제1서브-어레이의 메모리 셀에 저장된 데이타 중에서 선택되어, 이 선택된 데이타 세트가 출력되며, 상기 제2일치 신호가 출력되는 경우, 컬럼에 있는 데이타 세트는 상기 제2증폭 수단의 증폭기에 유지된 데이타 중에서 선택되어, 이 선택된 데이타 세트가 출력되고, 상기 제2비일치 신호가 출력되는 경우, 로우와 컬럼에 있는 데이타 세트는 상기 제2서브-어레이의 메모리 셀에 저장된 데이타 중에서 선택되어 이 선택된 데이타 세트가 출력되는 것을 특징으로 하는 반도체 메모리 장치.
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