KR0136378B1 - 반도체 기억장치 - Google Patents

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Description

반도체 기억장치

제1도는 본 발명에 관한 EEPROM장치의 주요부의 1실시예의 회로도.

제2는 소거용 고전압 -Vpp를 출력하는 레벨변환회로의 1실시예를 도시한 회로도.

제3도는 라이트용 고전압 +Vpp를 출력하는 레벨변환회로의 1실시예를 도시한 회로도.

제4도는 본 발명이 적용된 EEPROM의 개략적인 블럭도.

제5도는 승압회로의 1실시예를 도시한 구체적인 회로도.

제6도는 제1도에 도시한 신호VF를 형성하는 전압발생 회로의 1실시예를 도시한 회도도.

제7도는 본 발명에 관한 EEPROM장치의 1실시예를 도시한 주요부의 소자의 단면도.

제8도는 본 발명에 관한 EEPROM의 다른 1실시예를 도시한 주요부 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

BST:승압회로 CONT:제어회로

FF:래치회로 MARY:메모리어레이

XSELl:소거용 X계 선택 회로 XSEL2:라이트용 X계 선택회로

YSEL:Y계 선택회로.

본 발명은 반도체 기억장치에 관하여, 예를들면 MNOS(Metal Nitride Oxide Semiconductor) 트랜지스터와 같은 불휘발성 기억소자를 갖는 EEPROM (Electrically Erasable and programmable Read Only Memory)에 이용해서 유효한 기술에 관한 것이다.

(주)히다찌 제작소에서 판매되고 있는 EEPROM HN58064, HN58C65는 내부에 승압회로를 마련하여 라이트 및 소거용 고전압을 발생시키고 있다. 이 경우 상기 고전압은 MNOS트랜지스터의 게이트전극에 인가하던가 MNOS트랜지스터가 형성되어 있는 웰영역에 인가하는 것으로써 라이트, 소거를 전환한다.

또, EEPROM은, 예를들면 일본국 특허공개공보 소화 55-(1980)-156370호에 기재되어 있다.

본 발명자가 검토한 결과에 의하면, 상기와 같이 MNOS트랜지스터의 게이트전극과 그 기판 게이트로서의 웰영역사이에서 전위를 상대적으로 전환하는 것에 의해 라이트와 소거를 실행하는 방식에서는 기억용량의 증대에 따른 웰영역이 커진다. 그러므로 웰영역과 기판사이의 기생용량이 증대하여 웰영역을 고전압으로 하기 위해서는 큰 구동전류가 요구된다. 따라서 상기 고전압을 형성하는 승압회로의 전류 구동능력도 크게 할 필요가 있다. 그러기 위해서는 예를들면 상기 승압회로를 구성하는 구동 MOSFET (절연게이트형 전계효과 트랜지스터)나 커패시터를 크게 하는 것이 필요하게 되고, 배치면적이 증대해서 대기억용량화를 방해하는 큰 원인으로 된다. 또, 승압회로의 전류 구동능력의 증대에 따른 소비전류도 증대한다.

본 발명의 목적은 라이트 및 소거용 고전압을 발생시키는 고전압 발생회로의 소형화를 실현한 반도체 기억장치를 제공하는 것이다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 라이트용의 한쪽 극성의 고전압과 소거용의 다른쪽 극성의 고전압을 각각 형성해두고, 어드레스신호 의해 지시된 불휘발성 기억소자의 워드선에 라이트, 소거동작모드에 따라서 상기 각각의 고전압을 스위치 MOSFET를 거쳐서 선택적으로 전달한다. 또 상기 스위치 MOSFET를 스위치 제어하기 위해 상기 스위치 MOSFET가 형성된 웰영역의 전위가 해당 스위치 MOSFET의 스위칭 동작에 대응해서 면화된다. 상기 한 수단에 의하면, 불휘발성 기억소자가 형성되는 웰영역의 전위를 고정으로 할 수 있고, 고전압 발생 회로는 선택된 워드선을 구동하기만 하면 된다. 그러므로 고전압 발생회로의 전류공급능력을 작게 할 수 있다.

다음에 본 발명의 구성에 대해서 실시예와 함께 설명한다. 또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.

제4도에는 본 발명이 적용된 EEPROM장치의 전체적인 개략 구성의 1실시예의 블럭도가 도시되어 있다. 동일도면의 각 회로블럭은 공지의 반도체 집적회로의 제조 기술에 의해, 특히 제한되지 않지만 단결정 실리콘과 같은 하나의 반도체기판위에 형성된다. 특히 제한되지 않지만, 동일도면에 있어서 주요한 회로블럭은 실제로 반도체기판위에 형성된 배치에 맞추어서 그려져 있다.

메모리어레이 MARY는 제1도를 참조해서 설명하는 바와 같이, MNOS트랜지스터로 되는 전기적으로 라이트, 소거가 가능하게 된 불휘발성 기억소자와 어드레스 선택용 MOSFET로 되는 메모리 셀이 매트릭스 형상으로 배치되어서 구성된다. 또, 메모리 어레이 MARY는 각각 메모리셀의 입출력 노드가 접속된 여러개의 데이타선과 각각 메모리셀이 결합된 여러개의 워드선을 갖는다.

메모리 어레이 MARY에서의 데이타선의 각각에는 다음에 기술하는 바와 같이 페이지 리라이트를 가능하게 하기 위해 단위 래치회로가 결합되어 있다. 제4도에서는 이들 단위 래치회로를 조합해서 래치회로 FF로써 나타내고 있다. 동일 워드선에 결합된 메모리셀군은 동일한 웰영역위에 형성된다. 바이트 단위의 리라이트는 1행(워드선)의 전체 데이타를 대응하는 데이타선에 리드해서 데이타선에 결합된 단의 래치회로에 데이타를 기억시킨후, 이 워드선에 결합된 메모리셀의 기억정보를 소거한다. 그리고 래치회로 FF에서 리라이트해야할 단위래치회로를 지정해서 이 단위래치회로에 리라이트해야할 데이터를 기억시킨 다음 래치회로 FF에 유지되어 있는 1행의 전체 데이타를 조합해서 메모리셀에 라이트하는 것이다. 이 구성에서는 래치회로 FF에 기억된 데이타를 게속해서 순차적(연속적)으로 리드하는 페이지리드도 가능하게 된다.

본 실시예에서는, 특히 제한되지 않지만 상기 메모리 어레이 MARY의 좌우양측에 소거 및 라이트용으로써 메모리 어레이 MARY에 포함되는 여러개의 워드선중에서 1개의 워드선을 선택하고, 그것을 선택레벨로 하는 소거용 X계 선택 회로 XSEL1과 라이트용 X게 선택회로 XSEL2가 마련되어 있다. 상기 X계 선택회로 XSEL1은 소거용 선택회로로 되고, X계 XSEL1과 XSEL2는 각각 X디코더, 소거시 및 라이트시에 각각 기억소자(MNOS)의 게이트전극에 공급되어야 할 소거용 고전압 -Vpp와 라이트용 고전압 +Vpp를 형성하는 레벨변화회로 및 각각의 레벨변화회로의 출력신호를 동작모드에 따라서 상기 MNOS트랜지스터의 게이트가 결합된 워드선에 전달하는 스위치 MOSFET로 구성되어 있다.

상기 메모리 어레이 MARY의 아래쪽에는 Y계 선택회로 YSEL이 마련된다. 이 Y계 선택회로 YSEL은 여러개의 칼럼스위치로 구성된다. 상기 여러개의 칼럼스위치중 Y계 어드레스신호 AY에 의해 지시된 칼럼스위치가 Y디코더 YDCR에서 출력된 신호에 의해 도통상태로 된다. 이것에 의해 메모리 어레이 MARY에서의 여러개의 데이타선중 도통상태로 된 칼럼스위치에 결합된 데이타선이 선택된다.

상기 Y계 선택신호 YSEL에 의해 선택된 데이타선의 신호는 센스 앰프 SA에 의해 증폭된다. 예를들면 Y계 선택회로 YSEL은 8개의 데이타선을 선택하므로, 그것에 대응해서 센스 앰프, SA는 8개의 단위센스 앰프회로로 구성된다.

리드동작의 경우, 상기 센스 앰프 SA에서 출력된 증폭 출력신호는 입출력버퍼 IOB의 데이타출력버퍼를 통해서 외부단자 D로부터 출력된다. 또 라이트동작인 경우에 외부단자 D에서 공급되는 라이트 데이타는 Y계 선택회로 YSEL 및 메모리 어레이 MARY의 데이타선을 통해서, 예를들면 8비트 단위로 상기 래치회로 FF에 유지된다.

특히 제한되지 않지만, 입출력버퍼 I0B에는 내부 어드레스신호(도시하지 않음)가 공급된다. 리드동작의 경우, 8개의 단위센스 앰프회로중 상기 어드레스신호에 의해 지시된 단위센스 앰프회로의 출력신호가 외부단자 D를 거쳐서 출력된다. 또 라이트동작의 경우에는 상기 어드레스신호에 의해 지시된 데이타선에 라이트데이타가 외부단자 D를 거쳐서 전달되고, 상기 지정된 데이타선에 결합된 단위래치회로에 데이타가 유지된다. 그러므로 상기 어드레스신호를 변화시킨 것에 의해 8비트의 직렬 데이타를 리드하는 것 및 상술한 바와 같이 8비트의 직렬 데이타를 라이트하는 것이 가능하게 된다.

상기 소거, 라이트용 X계 선택회로 XSELl, XSEL2 및 Y디코더 YDCR에 공급되는 내부 어드레스신호 ax, ay는 외부단자 A를 거쳐서 공급되는 어드레스신호 AX, AY를 받는 도시하지 않은 어드레스버퍼에 의해 형성된다. 즉, 도시하지 않은 어드레스버퍼는 어드레스신호 AX에 따른 내부어드레스신호 ax와 어드레스신호 AY에 따른 내부 어드레스신호 ay를 형성하여 상기 소거, 라이트용 X계 선택회로 및 Y디코더에 공급한다. 또, 상기 어드레스버퍼에 의해 형성된 내부어드레스신호의 일부는 상술한 바와 같이 입출력버퍼 I0B에 공급된다. 또, 특히 제한되지 않지만 상기 내부 어드레스신호의 일부를 상기 플립플롭회로 FF에 공급해서 라이트동작일때, 상기 단위 플립플롭회로에서 원하는 단의 플립플롭회로를 선택해서 데이타를 리라이트하도록 해도 된다.

메모리 어레이 MARY의 위쪽에는 상기 래치회로 FF가 마련된다. 이 래치회로 FF를 구성하는 단위 래치회로의 각각은 그것에 유지되어 있는 기억정보에 따라서 메모리 어레이 MARY내의 대응하는 데이타선에 라이트 고전압 +Vpp와 같은 전압을 출력하는 레벨변화회로를 포함하고, 메모리셀로의 라이트시에 라이트(전하의 주입)을 필요로 하지 않는 MNOS트랜지스터의 드레인을 게이트에 공급하는 라이트전압 +Vpp와 동일한 고전압 +Vpp로 해서 터널현상을 이용한 라이트를 저지한다.

상기 MNOS트랜지스터는 비교적 얇은 실리콘 산화막과 그 위에 형성되고 비교적 두꺼운 실리콘 질화막(nitride)의 2층 구조의 게이트 절연막을 갖는 절연게이트형 전계효과 트랜지스터로써 전기적으로 기억정보의 라이트뿐만 아니라 소거도 할 수 있다. 소거상태 또는 기억정보가 라이트되어 있지 않은 상태에서 N채널형 MOS 트랜지스터의 임계값 전압은 부의 전압으로 되어 있다. 기억정보를 라이트 또는 소거하기 위해 게이트절연막에는 터널현상에 의해 캐리어의 주입이 발생하는 것과 같은 고전계가 작용하게 된다. 이 실시예에서 상기 MNOS트랜지스터의 기판 게이트로써의 웰영역에는 회로의 접지전위0V(Vss)가 고정적으로 공급된다.

그러므로 라이트동작에서 MNOS트랜지스터의 가판 게이트의 전위 OV에 대응해서 게이트전극에는 X 선택회로 XSEL2의 동작이 유효하게 되어 라이트를 위한 고전압 +Vpp가 인가된다. 소오스영역 및 드레인영역에는 라이트해야 할 정보에 따라서 거의 회로의 접지전위 Vss(OV)의 저전압 또는 라이트 레벨의 고전압 +Vpp가 인가된다. 이 때 MNOS트랜지스터에 있어서 채널이 형성되는 영역, 즉 소오스영역고가 드레인영역사이의 실리콘 영역 표면에는 상기 게이트 전극에 인가된 정의 고전압 +Vpp에 따라서 채널이 유도된다. 이 채널의 전위는 소오스영역 및 드래인영역의 전위와 같아진다. 소오스영역 및 드레인영역에 상기와 같이 거의 회로의 접지전위 Vss(OV)의 전압이 인가되면, 게이트절연막에는 상기 게이트전극의 고전압 +Vpp에 따른 고전계가 작용한다. 그 결과 게이트절연막에는 터널현상에 의해 채널에서 캐리어로써의 전자가 주입된다. 이것에 의해 MNOS트랜지스터의 임계값 전압은, 예를들면 부의 전압에서 정의 전압으로 변화한다.

소오스영역 및 드레인영역에 라이트레벨의 고전압 +Vpp가 인가된 경우, 게이트전극과 채널사이의 전위치는 작은 값으로 된다. 이와 같이 작은 전위차로 터널현상에 의한 전자의 주입을 일으키기에 불충분하여 MNOS트랜지스터의 임계값 전압은 변화하지 않는다. 래치회로 FF에 포함되는 레벨변화회로(도시하지 않음)는 그 레벨변화회로에 대응하는 단의 래치회로에 유지된 정보의 비트에 따라서 상기 터널현상에 의한 전자를 주입하지 않은 메모리셀이 결합된 데이타선의 전위를 상기 고전압 +Vpp로 해서 전하의 주입을 저지한다.

한편, 소거동작인 경우에는 X계 선택회로 XSEL1의 동작이 유효하게 된다. X계 선택회로 XSEL1은 MNOS트랜지스터의 기판게이트로써의 웰영역이 상기와 같이 접지전의 Vss(OV)에 고정되어 있는 것에 대응해서 MNOS트랜지스터의 게이트전극이 결합되어 있는 워드선에 부의 고전압 -Vpp를 인가한다. 이것에 의해 게이트전극과 기판게이트사이에서 역방향의 터널현상이 일어나고, 캐리어로써의 전가가 기판게이트로 되돌러져 기억되어 있던 데이타가 소거된다.

승압회로(고전압 발생회로) BST는 +5V와 같은 전원전압 Vcc를 받고, 그것을 승압해서 +15V와 같은 라이트 고전압 +Vpp와 그것을 강압해서 -l5V와 같은 부의 고전압 -Vpp를 각각 발생한다. 상기 라이트 고전압 +Vpp는 라이트용 X계 선택회로 XSEL2와 래치회로 FF에 공급되고, 소거용 고전압 - VPP는 소거용 X계 선택회로 XSEL1과 음에 기술하는 바와 같은 스의치 MOSFET가 형성되어 있는 웰영역을 제어하는 웰저어회로 C`VLC에 공급된다.

제어회로 CONT는 외부에서 공급되는 칩인에이블신호,

, 라이트인에이블신호

및 출력인에이블신호

와 같은 외부제어신호를 받아서 승압회로 BST나 상기 선택 회로 XSELl, XSEL2, YSEL이나 센스 앰프 SA 및 1OB 등에 대해서 EEPROM의 내부의 동작모드를 지시하는 각종 제어신호를 형성한다.

또, 동일도면에서 0표는 EEPROM에 마련된 외부단자를 나타내고, Vss는 EEPROM 내부의 각 회로에 접지전위 Vss를 공급하기 위한 외부단자이다.

제1도에는 상기 EEPROM 장치의 주요부의 구체적인 1실시예의 회로도가 도시되어 있다.

EEPROM 장치는, 특히 제한되지 않지만 외부에서 공급되는 +5V와 같은 비교적 낮은 전원전압 Vcc와 그것에 따라서 내부의 승압회로에 의해 형성되는 +15V 및 -15V와 같은 정, 부의 고전압 + Vpp 및 -VPP에 의해 동작된다. 상기 소거용, 라이트용 C계 선택회로 XSELl, XSEL2에 포함되어 있는 X 디코더 등은, 특히 제한되지 않지만 CMOS회로로 구성되어 있다. COMS회로는 +5V와 같은 비교적 낮은 전원전압 Vcc가 공급되는 것에 의해 동작한다. 따라서, 이와같은 CMOS회로로 구성된 에드레스 디코더에 의해 형성되는 선택, 비선택신호의 고레벨의 거의 전원전압 Vcc(+5V)로 되고, 저레벨은 거의 회로의 접지전위 Vss(OV)로 된다.

EEPROM 장치를 구성하는 소자구조 그것 자체는 본 발명에 직접 관계가 없으므로 도시하지 않았지만, 그 개요는 다음과 같이 된다.

동일 도면에 도시한 장치의 전체는 N형 단결정 실리콘으로 되는 반도체기판위에 형성된다. MNOS 트랜지스터는 N채널형으로 되고, 그것은 상기 반도체기판의 표면에 형성된 P형 웰영역 또는 P형 반도체 영역위에 형성된다. N채널형 MOSFET는 마찬가지로 형 반도체영역위에 형성된다. P채널형 MOSFET는 상기 반도체기판위에 형성된다.

1개의 메모리셀은, 특히 제한되지 않지만 1개의 MNOS 트랜지스터 Qm과 그것에 직렬 접속된 1개의 어드레스선택용 MOSFET Qs로 구성된다. 1개의 메모리셀에서 1개의 MNOS 트랜지스터 Qm과 1개의 MOSFET Qs는, 예를들면 MNOS 트랜지스터 Qm의 게이트전극에 대해서 MOSFET Qs의 게이트전극의 일부가 중첩되는 구조, 소위 스택 게이트구조로 된다. 이것에 의해 메모리셀의 크기는 그것을 구성하는 1개의 MNOS 트랜지스터 Qm과 1개의 MOSFET Qs가 실질적으로 일체구조로 되어 소형화된다.

각 매모리셀은, 특히 제한되지 않지만 공통의 웰영역 M-VELL에 형성된다. 동일도면에는 이 공통의 웰영역 M-VELL에 대해서 독립으로 된 P형 웰영역에 형성된다.

이 구조에서 N형 반도체기판은 그 위에 형성되는 여러개의 채널 MOSFET에 대한 공통의 기판게이트를 구성하고, 회로의 전원전압 Vcc레벨로 된다. CMOS회로를 구성하기 위한 N채널 MOSFET의 기판게이트를 구성하는 웰영역은 회로의 접지전위 Vss(OV)로 유지된다.

제1도에서 메모리 어레이 MARY는 매트릭스형으로 배치된 여러개의 메모리셀을 포함하고 있다. 동일도면에는 대표로 2행,2일의 합계 3개의 메모리셀이 예시적으로 도시되어 있다. 1개의 메모리셀은 MNOS 트랜지스터 Qm과 이 MNOS 트랜지스터 Qm의 소오스와 예시적으로 도시되어 공통 소오스선 S0(S1등)사이에 마련된 어드레스 선택용 스위치 MOSFET Qs로 구성된다. 상기 MNOS 트랜지스터 Qm의 드레인은 데이타선(비트선 또는 디지트선)D0(D1등)에 결합된다. 또, 상술한 바와 같은 스택게이트 구조가 재택되는 경우, MNOS 트랜지스터 Qm의 채널이 형성되는 영역에 MOSFET Qs의 채널이 형성되는 영역이 직접적으로 인접된다. 그러므로 MNOS 트랜지스터 Qm에 관해서 상술한 바와 같은 소오스라는 용어는 편의상의 용어이다.

동일한 행에 배치된 메모리셀 각각의 어드레스 선택용 MOSFET Qs의 게이트는 제1의 워드선 WL0에 공통 접속되고, 그것에 대응된 MNOS 트렌지스터 Qm의 게이트는 제2의 워드선 WW0에 공통접속되어 있다. 마찬가지로 대표로써 예시적으로 동일도면에 도시되어 있는 다른 행에서도 동일한 행에 배치된 메모리셀 각각의 어드레스 선택용 MOSFET 및 MNOS 트랜지스터의 게이트는 각각 제 1 워드선 WL1 및 제 2 워드선 WW1에 공통으로 접속되어 있다.

동일한 열에 배치된 메모리셀의 각각에서의 MNOS 트랜지스터 Qm의 드레인은 데이타선 D0에 공통접속되어 있다. 마찬가지로 대표로써 예시적으로 도시되어 있는 다른 열에 배치된 메모리셀에 대해서도 동일한 열에 배치된 각각의 메모리셀에서는 MNOS 트랜지스터 Qm의 드레인이 각각 데이타선 D1에 공통으로 접속되어 있다. 또, 상기 데이타선 D0 및 D1과 평행하게 소오스선 S0과 Sl이 배치되고, MNOS 트랜지스터 Qm과 소오스선 사이에 상술한 어드레스 선택용 MOSFET Qs가 마련되어 있다. 이들 소오스선 S0, S1등에는 리드동작일때 ON상태로 되는 스위치 MOSFET Qr을 거쳐서 회로의 접지전위 Vss(OV)가 공급된다.

라이트용 X계 선택회로는 동일도면에서는 워드선 WL, WW의 오른쪽끝에 배치되어 있다. 상기 라이트용 X계 선택회로는 서로 같은 구성으로 된 여러개의 단위 X계 선택회로로 구성되어 있고, 각 단위 X계 선택회로는 각행에 대해서 1대1로 대응하고 있다. 즉 1개의 행(제1워드선과 그것에 대응한 제 2워드선을 갖는 행)에 대해서 1개의 단위 X계 선택회로가 마련되어 있다. 각 단위 X계 선택회로중 1개의 행(제1워드선 WL0 및 제2워드선 WW0을 갖는 행)에 대응한 단위 X계 선택회로에 대해서 설명하면, 상기 단위 X계 선택회로는 단위 디코더회로를 구성하는 NOR게이트회로 G20, 게이트회로 G, 스위치 MOSFET Q2, Q4 및 레벨변환회로 VC2로 구성되어 있다. 상기 게이트회로 G는 상기 단위디코더회로에서의 디코드 출력신호와 상기 제어회로 CONT에서 공급되는 도시하지 않은 제어신호를 받아서 각 동작모드에 따라서 실질적인 선택, 비선택신호를 형성하여 상기 제1워드선 WL0에 공급한다. 상기 레벨변환회로 VC2에는 상기 스위치 MOSFET Q2를 거쳐서 상기 디코드 출력신호가 공급됨과 동시에 고전압 +Vpp가 공급되어 제2워드선 WW0에 전달해야할 라이트용 고전압 +Vpp를 형성한다. 이 라이트용 고전압 +VPP는 상기 스위치 MOSFET Q4를 거쳐서 상기 제2워드선 WW0에 전달된다. 다른 단위 X계 선택회로도 상술한 단위 X계 선택회로와 같은 구성으로 되어 있다. 그러나 각 단위 X계 선택회로 내의 단위디코더회로에 공급되는 내부 어드레스신호(도시하지 않음)의 조합은 서로 드라게 되어 있다. 따라서 라이트동작일때, 외부에서 공급된 어드레스신호 AX에 따른 1개의단위디코더회로만 고레벨의 디코드 출력신호를 형성하고, 나머지 단위디코더회로의 각각은 저레벨의 디코드 출력신호를 형성한다. 상술한 바와 같이 본 실시예의 디코더는 CMOS회로로 구성되어 있다. 그러므로 디코더를 구성하는 각 상기 단위디코더회로에는 동일도면에 도시되어 있는 바와 같이 전원전압 Vcc와 회로의 접지전위 Vss가 공급된다. 이것에 의해 상기 고레벨은 거의 전원전압 Vcc와 같은 값으로되고, 상기 저레벨은 거의 회로의 접지전위 Vss와 같은 값으로 된다.

상기 레벨변환회로 VC2의 출력을 제2워드선 WW0에 결합시키는 스위치 MOSFET는 N채널 MOSFET로 구성되고, 그것들을 스위치 제어할 수 있도록 하기 위해 동일 도면에 도시한 바와 같이 1개의 독립된 웰영역 C-WELL(점선으로 표시되어 있다)에 이것들의 스위치 MOSFET가 형성되어 있다.

소거용 X계 선택회로는, 특히 제한되지 않지만 동일도면에서 워드선 WL, WW의 왼쪽끝에 배치되어 있다. 상술한 라이트용 X계 선택회로와 마찬가지로 상기 소거용 X계 선택회로도 각각 서로 같은 구성으로 된 여러 개의 단위 X계 선택회로도 각각 서로 같은 구성으로 된 여러 개의 단위 X계 선택회로로 구성되어 있는 것으로 간주할 수 있다. 각 단위 X계 선택회로는 각 행(제1워드선과 그것에 대응한 제 2워드선을 갖는다)에 대해서 1대 1로 대응하고 있다. 상술한 것과 마찬가지로 1개의 행(제1워드선 WL0과 제2워드선 WV0를 갖는 행)에 대응한 단위 X계 선택회로에 대해서 설명한다면, 단위 X계 선택회로는 상술한 바와 같이 단위 디코더회로를 구성하는 MAND 게이트회로 Gl0, 게이트회로 G, 스위치 MOSFET Ql, Q3 및 레벨변화회로 VC1로 구성되어 있다. 상기 게이트회로 G는 상기 단위 디코더회로에서의 디코드출력신호를 받는 것과 동시에 상기 제어회로 CONT에서의 제어신호(도시하지 않음)를 받아서 각 동작모드에 따라서 실질적인 선택, 비선택신호를 형성하여 상기 제l워드선 WL0에 공급한다. 상기 레벨변환회로 VC1은 상기 스위치 MOSFET Q1을 거쳐서 상기 디코드 출력신호를 받는 것과 동시에 소거용 고전압 -Vpp를 받아서 상기 제2워드선 WW0에 공급되어야할 소거용 부의 고전압 -VPP를 형성한다. 이 소거용 부의 고전압 -VPP는 상기 스위치 MOSFET Q3을 거쳐서 상기 제2워드선 WW0에 전달된다. 상술한 바와 같이 나머지의 단위 X계 선택회로의 각각의 상술한 단의회로와 같은 구성으로 되어 있다. 그러나 각 단위 X계 선택회로내의 단위 디코더회로에 공급되는 내부 X 어드레스신호(도시하지 않음)의 조합이 서로 다르게 되어 있다. 또, 각 단위 디코더회로의 각각은 CMOS 회로로 구성되어 있고, 그 CMOS 회로의 전원전압으로써 상술한 바와 같이 전원전압Vcc와 회로의 접지전위 Vss가 공급되어 있다. 그러므로 상술한 디코드 출력신호의 고레벨은. 거의 전원전압 Vcc이고, 디코드출력신호의 저레벨은 거의 회로의 접진전위 Vss이다.

상기 레벨변화회로 VX1의 출력은 워드선 WW0에 결합시키는 스위치 MOSFET Q3 및 그외의 같은 스위치 MOSFET는 상기와 마찬가지로 N채널 MOSFET로 구성되고, 동일도면에 도시되어 있는 바와 같이 이들 스위치 MOSFET는 독립된 1개의 웰영역 C-WELL(정선으로 표시)에 형성되어 있다.

본 실시예에서 소거, 라이트용 X계 선택회로를 워드선의 양끝에 각각 분리해서 마련하는 구성을 채택하는 경우, 같은 디코더회로가 2개 필요하게 되므로 같은 회로가 중복되어 낭비라고 고려될지도 모른다. 그러나 그 집적화를 도모하기 위해 반도체집위에 여러개의 워드선이 고밀도로 배치된다. 그러므로 워드선사이의 피치에 맞추어서 상기와 같은 소거와 라이트용의 레벨변화회로나 스위치 MOSFET Q3, Q4등을 형성하기 위해서 각각의 회로를 워드선의 양끝에 분리해서 배치하는 구성을 채택하는 것이 바람직하다. 이것에 의해 워드선의 고밀도화가 가능하게 되어 대기억용량화를 도모할 수 있게 된다.

칼럼 스위치 MOSFET Qy를 거쳐서 각 데이타선 D0, D1에 접속되는 공통 데이타선 CD는 입출력회로 IOB를 구성하는 데이타 입력회로 DIB의 출력단자, 센스 앰프 SA와 출력버퍼회로 DOB로 되는 데이타출력회로의 입력단자에 결합되어 있다. 상기 데이다 입력회로 DIB의 입력단자와 데이타출력회로의 출력단자는 상술한 외부단자 D에 결합되어 있다.

이 실시예에 따르면, 상기와 같이 대표로써 예시적으로 도시한 각 데이타선 D0, D1에는 소거, 라이트에 앞서 메모리셀에 유지되어 있던 전의 기억정보를 유지하기 위한 단의래치회로 UFF가 마련된다. 즉, 레벨변환회로는 라이트동작시에 대응하는 단위래치회로 UFF의 기억정보에 따라서 선택적으로 데이타선의 전위를 접지전위 Vss(OV) 또는 고전압 +Vpp로 되도록 한다.

제2도에는 상기 소거용 고전압을 형성하는 레벨변환회로(차지펌프회로)의 1실시예의 회로도가 도시되어 있다.

소거동작일때 내부소거신호 ER에 의해 스위치 MOSFET Q1이 ON상태로 된다. 이 스위치 MOSFET Q1을 거쳐서 단위 디코더회로 Gl0의 디코드 출력신호가 P채널 MOSFET Q6의 게이트에 공급된다. 이 MOSFET Q6의 한쪽의 전극(소오스 또는 드레인)에는 커패시터 C1을 거쳐서 펄스신호 OSC가 공급된다. 상기 MOSFET Q6의 한쪽의 전곡(소오스 또는 드레인)과 상기 단위 디코더회로 Gl0의 출력 노드사이에는 상기 단위 디코더회로 Gl0에서 상기 필스 신호로 향하여 전류를 흐르게 하는 방향의 다이오드 형태의 P채널 MOSFET Q5(단위 디코더회로 Gl0의 출력노드에 양극이 결합되고, 상기 MOSFET Q6의 한쪽의 전극에 음극이 결합된 다이오드로 간주할 수 있다)가 마련되어 있다. 상기 MOSFET Q6의 다른쪽 전극(드레인 또는 소오스)은 고전압 -Vpp에 결합된다. 이 고전압 -Vpp와 단위디코더회로 Gl0의 출력노드사이에는 상기 고전압 -Vpp에서 단위 디코더회로 G10으로 향하는 전류를 흐르게 하는 방향의 다이오드 형태의 P채널 MOSFET Q7(고전압 -VPP에 양극이 결합되고, 상기 단위디코더회로 Gl0에 음극이 결합된 다이오드로 간주할 수 있다)이 마련된다.

이 실시예의 레벨변환회로의 동작은 다음과 같다. 단위 디코더회로 Gl0에서의 디코드 출력신호가 회로의 접지전위(Vss)와 같은 저레벨일때, P채널 MOSFET 제 6이 ON상태로 된다. 이것에 의해 펄스신호 OSC가 +5V와 같은 고레벨일때 커패시터 C1에는 +5V-Vthp(Vthp는 MOSFET Q6의 임계값 전압)로 충전된다. 다음에 펄스신호 OSC가 회로의 접지전위(Vss)와 같은 저레벨로 변화하면, 다이오드 형태의 MOSFET Q5가 ON상태로 되어 노드 VC의 전위를 -5V+2Vthp(2Vthp는 MOSFET Q5와 Q6의 합성 임계값 전압)와 같은 부의 전위로 저하시킨다. 따라서 펄스신호 OSC가 고레벨로 변화하면, 커패시터 C1에는 상기 노드 VC의 전위가 -5V+2Vthp와 같은 부전압인 것에 대응해서 +5V+5V-3Vthp와 같이 층전전압이 크게된다. 이것에 의해 펄스신호 OSC가 다시 저레벨로 변화하면, 상기 노드 VC에서의 전위는 -(10V-4Vthp)의 큰 전압으로 된다. 이와 같은 동작의 반복에 의해 노드 VC에서의 전위는 최종적으로 -VPP-VthP의 전압으로 된다. 여기에서 Vthp는 MOSFET Q7의 임계값 전압이다. 즉, MOSFET Q7은 레벨 리미터로써의 작용을 한다.

이와 같은 부의 고전압 -Vpp-Vthp는 소거동작일때 신호 VE에 의해 ON상태도 되는 스위치 MOSFET Q3을 거쳐서 제2워드선 WW0에 전달된다. 이때 P채널형 MOSFET Q1의 게이트에는 저레벨의 내부소거신호 ER이 공급되고, 상기 MOSFET Q1의 한쪽 전극에는 상기 단위디코더회로 Gl0에서 저레벨이 공급되고 있다. 그러므로 상기 노드 VC에서의 부의 고전압 -Vpp-Vthp는 상기 단위디코더회로 Gl0에 전달되지 않는다.

또, 상기 단위 디코더회로 Gl0에서의 디코드 출력신호가 +5V와 같은 고레벨이면, P채널 MOSFET Q6이 OFF상태도 되므로, 단위 디코더회로 Gl0에서의 디코드출력신호는 고레벨 그대로 유지된다.

제3도에는 상기 라이트용 고전압을 형성하는 레벨변환회로(차지펌프회로)의 1실시예의 회로도가 도시되어 있다.

라이트동작일때 내부 라이트신호 WR에 의해 스위치 MOSFET Q2는 ON상태로 된다. 이 스위치 MOSFET Q2를 거쳐서 단위 디코더회로 G20에서의 디코드 출력되는 N채널 MOSFET Q9의 게이트에 공급된다. 이 MOSFET Q9의 한쪽의 소오스, 드레인에는 커패시터 C2를 거쳐서 펄스신호 OSC가 공급된다. 상기 MOSFET Q9의 한쪽 전극(소오스 또는 드레인)과 상기 단위 디코더회로 G20 사이에는 상기 단위디코더회로 G20을 향하여 전류를 흐르게 하는 다이오드형태의 N채널형 MOSFET Q8이 마련되어 있다. 상기 MOSFET Q9의 다른쪽 전극(드레인 또는 소오스)는 부의 고전압 +Vpp에 결합된다. 이 고전압 +Vpp와 단위디코더회로 G20사이에는 상기 고전압 +Vpp로 향하여 전류를 흐르게 하는 다이오드 형태의 N채널 MOSFET Ql0이 마련되어 있다.

이 실시예의 레벨변환회로의 동작은 다음과 같다. 단위디코더회로 G20에서의 디코드 출력신호가 전원전압 Vcc와 같은 고레벨일때 N채널형 MOSFET Q9는 ON상태로 된다. 이것에 의해 펄스신호 OSC가 OV와 같은 저레벨일때 커패시터 C2에는 +5V-Vthn(Vthn은 MOSFET Q9의 임계값 전압)으로 충전된다. 다음에 펄스신호 OSC가 회로의 전원전압 Vcc와 같은 고레벨로 변화하면, 커패시터 C2의 승압작용에 의해 다이오드 형태의 MOSFET Q8이 ON상태로 되어 노드 VB에서의 전위를 +10V-2Vthn(2Vthn은 MOSFET 제 9와 Q8의 합성 임계값전압)과 같은 높은 전위로 되도록 한다. 따라서 펄스신호 OSC가 저레벨로 변화하면, 커패시터 C2에는 상기 노드 VB에서의 전위가 +10V-2Vthn과 같은 고전압인 것에 대응해서 +l0V-3Vthn과 같이 충전전압이 커진다. 이것에 의해 펄스신호 OSC가 다시 고레벨로 변화하면 상기 노드 VB에서의 전위는 -(15V-4Vthp)의 큰 전압으로 된다. 이와 같은 동작의 반복에 의해 상기 노드 VB에서의 전위는 최종적으로 +Vpp+Vthn의 전압으로 된다. 여기에서 Vthn은 MOSFET Ql0의 의 임계값 전압이다. 즉, MOSFET Ql0은 레벨 리미터로써의 작용을 한다.

이와 같은 정의 고전압 +Vpp+Vthp는 신호 VF에 의해 라이트동작일때 ON상태로 되는 스위치 MOSFET Q4를 거쳐서 제2위드선 WW0에 전달된다. 이때 상기 N채널 MOSFET Q2의 게이트에는 고레벨의 내부 라이트신호 WR이 공급되고, 상기 N채널 MOSFET Q2의 한쪽의 전극에는 상기 단위 디코더회로 G20-에서 고레벨의 디코드 출력신호가 공급되고 있다. 그러므로 노드 VB에서의 상기 정의 고전압 +Vpp+Vthp는 상기 단위디코더회로 G20으로 전탈되지 않는다.

또, 상기 단위 디코더회로 G20에서의 디코드 출력신호가 OV와 같은 저레벨이면, N채널 MOSFET Q9가 OFF상태로 되므로 단위 디코더회로 G20에서의 디코드 출력신호는 저레벨 그대로 유지된다.

또, MOSFET Ql1은 리드제어신호 R에 따라서 ON상태로 되어 리드동작일때 제2워드선 WW의 전위를 접지전위로 설정하는 것이다.

제5도에는 상기 승압회로 BST의 1실시예의 회로도가 도시되어 있다.

인버터회로 N1과 N2 및 NAND게이트회로 G1은 링형상으로 접속되어 링발진기를 구성한다. 이 실시예에서는 저소비전력화를 위해 라이트 또는 서거동작모드일때에만, 라이트, 소거신호 W/E가 논리 M로 되어 NAND게이트회로 G1을 실질적인 인버터회로로써 작용하도록 하므로, 발진동각을 행하는 것으로 된다. 리드동작이나 대기모드이면 라이트, 소거신호 V/E가 논리 0으로 되어 NAND게이트회로 G1의 출력신호가 논리 M로 고정되므로 발진동작은 정지된다.

라이트용 고전압 +Vpp를 형성하는 승압회로는 라이트 동작일때, 내부라이트신호 WR에 의해 도통상태로 되는 NAND게이트회로 G2를 통해서 전달되는 상기 발진신호를 펄스신호로써 이용한다. 즉, 라이트동작일때 NAND게이트회로 G2에서 펄스신호가 출력되어 인버터회로 N3과 N4에 의해 서로 역상의 신호로 된다.

다이오드(또는 다이오드 형태의 MOSFET, 이하 동일) D1∼D5와 커패시터 C3∼C6은 사다리형상으로 접속되고, 상기 커패시터 C3∼C6에는 상기 인버터회로 N3과 N4에 의해 형성된 서로 역상의 펄스가 1개씩 건너서 공급된다. 이것에 의해 상술한 레벨변환회로와 유사한 차지펌프작용으로 전원전압 Vcc이상으로 승압된 높은 승압전압 +Vpp를 형성한다. 이 승압전압 +Vpp는 출력용 커패시터 C7에 유지된다.

소거용 고전압 -Vpp를 형성하는 승압(강압)회로는 소거동작시 내부소거신호 ER에 의해 도통상태로된 NAND게이트회로 G3을 거쳐서 전달되는 상기 발진신호를 펄스신호로써 이용한다. 즉, 소거동작일 때 NAND 게이트회로 G3을 통해 출력되는 펄스신호는 인버터회로 N5과 N6에 의해 서로 역상의 신호로 된다.

다이오드 D6∼D10과 커패시터 C8∼C12는 사다리형상으로 접속되고, 상기 커패시터 C8∼C11에는 상기 인버터회로 N5와 N6에 의해 형성된 서로 역상의 펄스신호가 1개씩 건너서 공급된다. 상기 다이오드의 방향이 상기 정의 고전압 +Vpp를 형성하는 경우와 역방향으로 되어 있으므로, 상술한 레벨변환 회로와 유사한 차지펌프작용에 의해 접지전위 OV이하의 부극측에 큰 고전압 -Vpp가 형성된다. 이 고전압 -Vpp는 출력용 커패시터 C12에 유지된다.

이 실시예의 메모리 어레이 MARY는 거의 다음과 같은 전위에 의해 동작된다.

우선 리드동작에서는 리드신호 R의 고레벨에 의해 상기 스위치 MOSFET Qr이 ON상태로 되어 각 열의 공통 소오스선 S0, S1 등에 회로의 접지전위 Vss가 공급된다. MNOS 트랜지스터 Qm의 게이트 전극이 결합된 제2워드선 WWO∼WW1 등은 상기 제3도에 도시한 바와 같은 레벨변환회로 VC2에 마련된 MOSFET Q11등이 상기 신호 R의 고레벨에 따라서 ON상태로 되는 것에 의해 거의 접지전위 Vss와 같은 전위, 즉 MNOS 트랜지스터의 높은 임계값전압(정)과 낮은 임계값전압(부)사이의 중간 전압으로 된다. 워드선 WL0∼W1중에서 선택되어야할 제1워드선은 상기 게이트회로 G에 의해 거의 전원전압 Vcc와 같은 선택레벨 또는 고레벨로 되고, 나머지 워드선, 즉 비선택 워드선은 거의 접지전위 Vss와 동일한 비선택레벨 또는 저레벨로 된다. 이와 같은 워드선의 선택, 비선택레벨은 양 X계 선택회로 XSEL1과 XSEL2로 형성된다. 이것에 의해 워드선에 여러개의 스위치 MOSFET Qs가 결합되었으므로 큰 부하용량을 갖는 것에 관계 없이, 양 게이트회로 G로 선택 워드선을 구동하므로 워드선의 선택동작을 고속으로 할 수 있다. 이 대신에 상기 X계의 선택회로 XSEL1 또는 XSEL2의 한쪽만 동작시키는 것으로 해도 된다. 이 경우에는 저소비전력화를 도모할 수 있다.

데이타선 D0∼D1중 선택되어야할 데이타선에는 다음에 기술하는 바와 같은 센스 앰프 SA에서 센스전류가 공급된다. 예를들면 워드선 WL에 의해 선택된 메모리셀에서의 MNOS 트랜지스터 Qm이 낮은 임계값 전압을 갖고 있으면, 그 메모리셀은 그것이 결합된 데이타선에 대해서 전류통로를 형성한다. 선택된 메모리셀에서의 MNOS 트랜지스터 Qm이 높은 임계값전압을 갖고 있으면, 그 메모리셀은 실질적으로 전류통로를 형성하지 않는다. 따라서 메모리셀의 데이타는 센스전류가 흐르는가 흐르지않는가의 검출에 의해 리도된다.

라이트동작에서는 웰영역 M-WELL이 상기와 같이 회로의 접지전위 Vss에 고정되어 있으므로, 라이트해야할 제 2 워드선 WW0에는 +Vpp와 감은 고전압이 공급된다. 그러므로, 신호 VF가 고전압 +Vpp와 같은 고레벨로 되어 스위치 MOSFET Q4등이 ON상대로 된다, 이와 같은 라이트동작일때는 신호 R이 저레벨로 되는 것에 따라서 스위치 MOSFET Qr은 OFF상태로 된다. 제1워드선 WL0∼WL1등은 게이트회로 G에 의해 거의 접지전위와 같은 비선택레벨 또는 저레벨로 된다. 또, 제2워드선 중 데이타가 라이트되어야할 메모리셀에 결합된 상기 1개의 워드선 WWO을 제외한 나머지 워드선은 회로의 접지전위와 같은 저레벨로 된다. 또 데이타선 D0 내지 D1은 그것에 마련된 단위 래치회로 UFF에 의해 메모리셀에 라이트되어야할 데이타에 따라서 거의 접지전위 Vss와 같은 저레벨 또는 고전압+Vpp에 가까운 고전압을 갖는 고레벨로 된다.

이와 같은 라이트동작일때 신호 VE는 접지전위와 같은 저레벨로 되고, MOSFET Q3 등은 OFF 상태로 된다. 그러므로 이들 스위치 MOSFET Q3이나 Q4가 형성되는 웰영역 C-WELL의 전위는 접지전위 Vss와 같은 저레벨로 된다.

소거동작에 있어서, 웰영역 M-WELL은 상기와 같이 접지전위 Vss에 고정되어 있으므로, 제1워드선 WL0 내지 WL1 및 제2위드선 WW0 내지 WW1은 소거를 위하여 기본적으로 각각 부의 고전압 - Vpp와 거의 같은 레벨로 된다. 그러나 이 실시예에 따르면 특히 제한되지 않지만 각 메모리행마다 메모리셀의 소거가 가능하게 되도록 워드선 WL과 WW의 레벨이 결정된다. 워드선 WW0 내지 WW1 중 소거가 필요하게 되는 메모리행에 대응된 제2워드선 WW0은 상기 레벨변환회로 VC1 등에 의해 형성된 부의 고전압 -Vpp와 거의 같은 전압이 인가되어 소거레벨로 된다. 이것에 대해서 소거가 필요하지 않은 메모리행에 대응된 제2위드선 WW1은 거의 전원전압 Vcc와 같은 비소거레벨로 된다. 이때, 신호 VE가 고레밸(Vcc) 또는 접지전위(OV)로 되는 것에 따라서 스위치 MOSFET Q3이 ON상태로 되어 상기 레벨변환회로 VC1에서 형성한 소거레벨이 제2워드선 WW에 전달된다, 이때 신호 VF는 전압 - VPP와 같은 부전위로 되는 것에 의해 스위치 MOSFET Q4 등이 OFF상태로 된다. 그러므로 웰영역 C-WELL의 전위는 -Vpp와 같은 부의 고전압으로 된다.

이상의 각 동작에서 각 신호 및 각 노드의 전위는 다음의 표 1과 같이 된다.

여기에서 VA∼VF는 제1도에 도시한 바와 같이 VA는 라이트, 소거를 해야할 제2워드선 WW의 전위, VB는 레벨변환회로 VC2의 출력전위, VC는 레벨변환회로 VC1의 출력전위, VD는 스위치 MOSFET가 형성되는 웰영역 C-VTLL의 전위, VE와 VF는 스위치 MOSFET Q3, Q4의 게이트에 공급되는 제어신흐의 전위이다. 여기에서 VE는 표 1과 같이 OV 이외에 상기와 같이 소거동작일때 Vcc와 같은 고레벨로 해도 된다.

제6도에는 상기 신호 VF를 형성하는 전압발생회로의 1실시예의 회로도가 도시되어 있다. 이 신호 VF는 상기와 같이 라이트동작일때 정의 고전압 +Vpp로, 소거동작일때는 부의 고전압 -Vpp로 전환할 필요가 있다. 이 실시예에서는 제5도에 도시한 바와 같은 승압회로가 이용된다. 단 신호 VF는 MOSFET Q4 등과 같은 스위치 MOSFET에 공급되는 것이므로, 그 부하용량이 비교적 작게 된다. 따라서 회로구성은 상기 제5도와 같지만 소자나 커패시터의 크기는 그것과 비교해서 매우 작게 형성할 수 있다. 동작자체는 상기 제5도의 승압회로와 거의 같으며, 라이트동작일때 신호 WR에 의해 신호 UF를 +Vpp와 같은 정의 고레벨로 하고, 소거동작일때는 신호 ER에 의해 VF를 -Vpp와 같은 부의 고레벨로 한다. 또, 발진회로 OSC와 상기 신호 WR이나 ER을 받는 게이트회로를 제5도의 것과 공용하는 것이라도 좋다. 또 리드모드일때에는 스위치 MOSFET Q4등을 ON상태로 해서 제2워드선 WW0등에 레벨변환회로 VC2에서의 접지전위 Vss를 부여하기 위해 신호 VF는 Vcc와 같은 고레벨로할 필요가 있다. 그러므로, 도시하지 않았지만 리드모드일때, 상기 신호 VF를 Vcc와 같은 고레벨로 하는 회로기능이 부가된다.

이 실시예에 따르면, 많은 MNOS 트랜지스터가 형성되어 있는 웰영역 M-WELL, 즉 MNOS 트랜지스터 Qm의 기판 게이트의 전위를 고정으로 하고, MNOS 트랜지스터의 게이트가 결합되는 제2워드선에 부의 고전압을 인가하는 것에 의해 각 MNOS 트랜지스터의 기억정보를 소거하는 구성이 취해진다.

이 구성에서는 승압회로 BST에 의해 형성된 고전압 +Vpp나 -Vpp에 위해 구동되는 부하가 제2위드선 WW나 메모리셀이 형성되는 웰영역 M-WELL에 비해서 매우 작게 형성되는 웰영역 C-WELL에서의 비교적 작은 기생용량으로 되므로, 그것들을 구동하기 위한 전류를 작게 할 수 있다. 이것에 의해 제5에 도시한 인버터회로 N3 내지 N6이나 다이오드 D1 내지 Dl0 및 커패시터 C3 내지 C21의 소자의 크기를 작게 할 수 있다.

또, 특히 제한되지 않지만 리드동작모드는 외부단자

및

의 신호(이하 신호

와 같이 기재한다)의 저레벨, 저레벨, 고레벨에 의해 지시되고, 대기동작모드는 신호

의 고레벨에 의해 지시된다. 제1도에 도시한 래치회로 FF에 데에타를 라이트하게 하기 위한 제1라이트동작모드는 신호

의 저레벨, 저레벨, 고레벨에 의해 지시되고, 메모리셀에 데이타를 라이트하게 하기 위한 제2라이트동작모드는 신호 CE, WE, OE의 저레벨, 저레벨, 고레벨에 의해 지시된다. 소거동작모드는 제2라이트동작모드가 지시될때 소정기간에만 지시된다. 상술한 각 신호 WR, ER, W/E, R, VE등은 상기 외부단자를 거쳐서 공급되는 신호에 따라서 상기 제어회로 CONT가 형성된다.

제7도에는 본 발명에 관한 EEPROM의 1실시예의 주요부를 개략적으로 도시한 단면도가 도시되어 있다.

본 실시예에서는 상기와 같은 N형 반도체기판 SUB가 사용되고, 이 N형 기판 SUB 위에 주변회로를 구성하는 P채널 MOSFET가 형성된다. 상기 메모리 어레이 MARY를 구성하는 MNOS 트랜지스터 Qm등은 P형의 메모리형 웰영역 M-WTLL에 형성된다. 그리고 상기 제2워드선 WW0 등에 소거용 전압 -Vpp를 전달하는 스위치 MOSFET Q3등은 독립된 웰영역 C-WELL에 형성된다. 이 스위치 MOSFET Q3등의 게이트에는 상기 제어전압 VE가 공급된다. 상기 제2위드선 WW0 등에 라이트용 전압 +Vpp를 전달하는 스위치 MOSFET Q4 등은 게이트에는 상기 제어전압 VF가 공급된다. 그리고 상기 웰영역에는 동작모드에 따라서 OV 또는 -Vpp로 변화시킬 수 있는 제어전압 VD가 공급되는 것이다.

상기 실시예에서 얻어지는 각용효과는 다음과 같다.

(1) 라이트용의 한쪽 극성의 고전압과 소겨용의 다른쪽 극성의 고전압을 각각 형성해두고, 라이트, 소거동작모드에 따라서 X계 디코더에서의 출력신호에 따라서 상기 각각의 고전압을 선택적으로 출력시킨다는 레벨변환을 실행함과 동시에 스위치 MOSFET를 거쳐서 불휘발성 기억소자의 게이트가 결합되는 워드선에 선택된 고전압을 전달하는 구성으로 하고, 상기 스위치 MOSFET의 스위치 제어를 위하여 스위치 MOSFET가 형성된 웰영역의 전위를 그 스위칭동작에 대응해서 변화시키는 구성을 취하는 것에 의해, 불휘발성 기억소자가 형성되는 웰영역의 전위를 고정할 수 있고, 고전압 발생회로는 선택된 워드선이나 스위치 MOSFET가 형성된 작은 웰영역이 갖는 기생용량을 구동하기만 하면 되므로, 상기 고전압 발생회로의 전류공급능력을 작게 할 수 있다. 이것에 의해 고전압을 형성하는 각 회로소자를 작게 형성할 수 있어 대기억 용량화를 실현할수 있는 효과가 얻어진다.

(2) 상기와 같이 구동하는 부하용량을 작게할 수 있으므로, 저소비전력과 고속화가 가능해진다는 효과가 얻어진다.

이상 본 발명자에 의해 이루어지는 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 겻은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다.

상기 메모리셀에서 MNOS 트랜지스터의 소오스측과 드레인측에 각각 스위치 MOSFET를 마련하는 구성으로 해도 된다. 이 경우에는 공통 소오스선을 생략할 수 있다. 이와같이 MNOS 트랜지스터를 사이에 기우고 2개의 MOSFET를 마련하는 것으로 해도 스택게이트구조를 이용하면 메모리셀의 크기를 작게할 수 있다.

제어전압 VF를 형성하는 회로는 제6도에 도시한 실시예 회로이외에 상기 제2도나 제3도에 도시한 레벨변환회로 VC1과 VC2를 이용해서 -Vpp와 +Vpp를 선택적으로 발생시키는 구성으로 하는 등 여러가지 실시형태를 취할 수 있다. 또, 제8도에 도시한 바와 같이 P형 반도체기판 SUB를 사용하고, 여기에 메모리 어레이를 구성하는 MNOS 트랜지스터 Qm이나 스위치 MOSFET Qs(도시하지 않음)를 형성하고, 또는 CMOS회로를 구성하는 N채널 MOSFET가 형성된다. 그리고, 상기 제2워드선 WW0 등에 소거용 전압 -Vpp를 전달하는 스위치 MOSFET Q3이나 라이트용 전압 +Vpp를 전달하는 스위치 MOSFET Q4로써는 P채널 MOSFET를 사용하고, 이들 P채널형 MOSFET를 N형 웰영역 C-WELL에 형성한다. 이들 스위치 MOSFET Q3과 Q4의 게이크에 공급되는 제어신호 VE와 VF 54 N형 웰영역 C-WELL에 공급되는 바이어스전압 VD는 그 극성이 제7의 경우와는 반대로 된다. 예를들면 전압 VD는 소거모드일때 -Vpp대신에 +Vpp로 된다.

또 데이타선에 래치회로가 마련되지 않은 경우, 칼럼스위치를 통해서 선택되는 데이타선에 라이트정보에 따른 고전압이나 접지전위를 공급하면 된다. 이 경우 비선택 데이타선의 전위는 라이트를 저지하는 것 같은 고전압으로 하면 된다. 전기적으로 라이트, 소거가 가능하게 되는 기억소자는 FLOTOX (Floating Gate Tunnel Oxide)형이라도 된다. 이와같은 기억소자를 사용하는 경우에는 그 라이트, 소거동작에 따른 제어전압이 공급되는 것이다.

특히 제한되지 않지만, 상기 제1도 도시한 실시예에서는 선택적으로 소거동작을 실행하기 위해 마련된 단위 디코더회로 Gl0 내지 G11 등이 NAND 게이트회로로 구성되고, 선택적으로 라이트동작을 실행하기 위해 마련된 단위 디코더회로 G20 내지 G21 등이 NOR게이트회로로 구성되어 있다. 그러므로 서로 대응한 단위 디코더회로 G20과 G1아G21과 G11에는 서로 상보적인 내부 어드레스신호가 공급된다. 예를들면 단위디코더회로 G20에 내부 어드레스신호 ax1, ax2, ax3이 공급되는 경우, 이 단위 디코더회로 G20에 대응한 단위 디코더회로 Gl0에는 상기 내부 어드레스신호에 대해서 위상반전된 내부 어드레스신호

가 공급된다. 이것에 의해 단위 디코더회로 Gl0 내지 Gl1 중에서 외부 어드레스 AX에 따른 1개의 단위 디코더회로가 저레벨의 디코드출력신호를 형성하고, 나머지의 단위 디코더 회로는 고레벨의 디코드출력신호를 형성한다. 또, 단위 디코더회로 G20 내지 G2l 중에서 외부 어드레스신호 AX에 따른 1개의 단위 디코더회로가 고레벨의 디코드출력신호를 형성하고, 나머지의 단의 디코더회로는 저레벨의 디코드 출력신호를 형성한다. 리드동작인 경우, 상기 단위 디코더회로 Gl0∼G11 등의 디코드출력신호를 받는 게이트회로 G는, 예를들면 상기 신호 R에 응답해서 단위 디코더회로에서의 디코드 출력신호를 위상반전해서 제1워드선 WL0 내지 WL1 등에 전달한다. 이것에 대해서 단위 디코더회로 G20 내지 G21 등에서의 디코드출력신호를 받는 게이트회로 G는 상기 신호 R에 응답해서 공급되어 있는 디코드 출력신호를 그대로 제1워드선 WL0 내지 WL1 등에 전달한다. 또, 라이트동작인 경우에는, 특히 제한되지 않지만 양쪽의 게이트회로 G가 상기 내부 라이트신호 WR에 응답해서 제1워드선 WL0 내지 WL1 등에 회로의 접지전의 Vss를 전달한다.

그러나 상술한 단위디코더회로의 구성, 게이트회로 G의 구성은 여러가지로 변경할 수 있다.

또, 제2도 및 제3도에서 도시한 펄스 신호 OSC로써는, 예를들면 제5도에 도시한 발진회로 OSC에서의 출력신호, 즉 제5도에서의 게이트회로 G1에서의 출력신호를 사용할 수 있다.

또, 상술한 웰 제어회로 CWLC는, 예를들면 상기 내부 소거신호 ER에 응답해서 부의 고전압 -Vpp를 상기 웰영역 C-WELL에 전달하는 제1스위치회로와 내부 라이트신호 WR에 응답해서 회로의 접지 전위 Vss를 상기 웰영역 C-WELL에 전달하는 제2스위치회로로 구성할 수 있다. 그러나 이 웰제어회로 CWLC의 구성도 여러가지로 변경할 수 있다. 또, 상기 스위치 MOSFET Q3과 Q4는 공통의 웰영역에 형성하도록 해도 된다.

상기 EEPROM장치는 1칩의 마이크로 컴퓨터 등과 같은 반도체집적회로장치에 내장되는 것이라도 된다.

본 발명은 소거동작을 전기적으로 실행할 수가 있는 EEPROM에 널리 이용할 수 있다.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다. 즉, 라이트용 한쪽 극성의 고전압과 소거용 다른쪽 극성의 고전압을 각각 형성해두고 라이트, 소거동각 모드에 따라서 X계 디코더에서의 출력신호에 따라서 상기 각각의 고전압을 선택적으로 출력시킨다는 레벨변환을 실행함과 동시에 스위치 MOSFET를 거쳐서 불휘발성 기억소자의 게이트가 결합되는 워드선에 고전압을 전달하는 구성으로 하고, 상기 스위치 MOSFET의 스위치를 제어하기 위해 스위치 MOSFET가 형성된 웰영역의 전위를 그 스위칭동작에 대응해서 변화시키는 구성을 취하는 것에 의해, 불휘발성 기억소자가 형성되는 웰영역의 전위를 고정할 수 있고, 고전압 발생회로는 선택된 워드선이나 스위치 MOSFET가 형성되는 작은 기행용량의 웰영역을 구동하기만 하면 되므로, 그 전류공급 능력을 작게 할 수 있다. 이것에 의해 고전압을 헝성하는 각 회로소자를 작게 형성할 수 있어 대기억용량화를 실현할 수 있다.

Claims (15)

1. 적어도 소오스영역, 드레인영역 및 게이트를 갖고, 정보를 임계값전압의 값으로써 기억하는 트랜지스터를 포함하고,1개의 반도체에 형성된 불휘발성 반도체기억장치로써, 전원전압이 공급되어야할 외부 전원단자 및 상기 외부전원단자를 거쳐서 공급된 전원전압을 받고, 상기 전원전압과 동일한 극성으로써 상기 전원전압보다도 절대값적으로 높은 제1전압 및 상기 전원전압과는 역극성의 제2전압을 형성하는 전압 발생회로를 포함하며, 상기 트랜지스터로의 정보의 라이트 및 정보의 소거에 따라서 상기 제1전압 또는 상기 제2전압이 상기 트랜지스터의 게이트에 공급되는 불휘발성 반도체기억장치.
2. 제1항에 있어서, 상기 정보의 라이트 및 상기 정보의 소거는 터널현상에 의한 캐리어의 주입에 의해 실행되는 불휘발성 반도체기억장치.
3. 제1항 또는 제2항에 있어서, 상기 전압발생회로는 상기 전원전압에서 상기 제1전압을 형성하는 차지펌프회로를 포함하는 불휘발성 반도체기억장치.
4. 제1항 또는 제2항에 있어서, 상기 제l전압의 극성은 정극성이고, 상기 제2전압의 극성은 부극성인 불휘발성 반도체기억장치.
5. 매트릭스로 배치되고, 각각이 적어도 소오스영역, 드레인영역 및 게이트를 갖고, 정보를 임계값전압의 값으로써 기억하는 여러개의 트랜지스터, 각각이 상기 매트릭스의 각 행에 배치되고, 배치된 행에 있어서의 여러개의 트랜지스터의 각각의 게이트에 접속된 여러개의 워드선, 상기 여러개의 워드선에 접속되고, 상기 여러개의 워드선에 적어도 1개의 워드선을 선택하는 선택회로, 전원전압이 공급되어야할 외부전원단자 및 상기 외부전원단자를 거쳐서 공급된 전원전압을 받고, 상기 전원전압과 동일한 극성으로써 상기 전원전압보다도 절대값적으로 높은 제1전압 및 상기 전원전압과는 역극성의 제2전압을 형성하는 전압 발생회로를 포함하며, 상기 선택회로에 의해서 선택된 워드선에 대해서 정보의 라이트 및 정보의 소거에 따라 상기 제1전압 또는 상기 제2전압이 공급되는 불휘발성 반도체기억장치.
6. 제5항에 있어서, 상기 정보의 라이트 및 상기 정보의 소거는 터널현상에 의한 캐리어의 주입에 의해 실행되는 불휘발성 반도체기억장치.
7. 제5항 또는 제6항에 있어서, 상기 전압발생회로는 상기 전원전압에서 상기 제1전압을 형성하는 차지펌프회로를 포함하는 불휘발성 반도체기억장치.
8. 제5항 또는 제6항에 있어서, 상기 제1전압의 극성은 정극성이고, 상기 제2전압의 극성은 부극성인 불휘발성 반도체기억장치.
9. 적어도 소오스영역, 드레인영역 및 게이트를 갖고, 정보를 임계값전압의 값으로써 기억하는 트랜지스터를 포함하는 불휘발성 반도체기억장치를 내장한 1칩 마이크로컴퓨터로써 상기 불휘발성 반도체기억장치는 전원전압이 공급되어야 할 외부전원단자 및 상기 외부전원단자를 거쳐서 공급된 전원전압을 받고, 상기 전원전압과 동일한 극성으로써, 상기 전원전압보다도 절대값적으로 높은 제1 전압 및 상기 전원전압과는 역극성의 제2전압을 형성하는 전압 발생회로를 포함하며, 상기 트랜지스터로의 정보의 라이트 및 정보의 소거에 따라서 상기 제1전압 또는 상기 제2전압이 상기 트랜지스터의 게이크에 공급되는 1칩 마이크로컴퓨터.
10. 제9항에 있어서, 상기 정보의 라이트 및 상기 정보의 소거는 터널현상에 의한 캐리어의 주입에 의해 실행되는 1칩 마이크로컴퓨터.
11. 제9항 또는 제10항에 있어서, 상기 전압발생회로는 상기 전원전압에서 상기 제1전압을 형설하는 차지펌프회로를 포함하는 1칩 마이크로컴퓨터.
12. 제9항 또는 제10항에 있어서, 상기 제1전압의 극성은 정극성이고, 상기 제2전압의 극성은 부극성인 1칩 마이크로컴퓨터.
13. 제3항에 있어서, 상기 제1전압의 극성은 정극성이고, 상기 제2전압의 극성은 부극성인 불휘발성 반도체기억장치.
14. 제7항에 있어서, 상기 제1전압의 극성은 정극성이고, 상기 제2전압의 극성은 부극성인 불휘발성 반도체기억장치.
15. 제11항에 있어서, 상기 제1전압의 극성은 정극성이고, 상기 제2전압의 극성은 부극성인 1칩 마이크로컴퓨터.

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