KR0133556B1 - 수평형 절연게이트 바이폴라 트랜지스터 - Google Patents

Abstract

본 발명은 수평형 절연게이트 바이폴라 트랜지스터에 관한 것으로, SOI기판상에 집적되는 수평형 절연 게이트 바이폴라 트랜지스터에 있어서, 주입된 정공들에 의한 래치업 발생을 억제하기 위하여, 주입된 정공들을 포획하는 캐소오드전극이 모오스 트랜지스터가 집적된 영역보다 근접되는 위치에 형성된 불순물영역에 접속되도록 형성함으로써, 상기 모오스 트랜지스터가 집적된 영역을 통과하는 정공들을 대폭 감소시킴으로써, 상기 정공들에 의한 정공전류에 기인된 전압강하를 감소시켜 래치업 발생 임계전류치를 대폭 높여 줄 수 있는 수평형 절연게인트 바이폴라 트랜지스터가 제공된다.

Description

수평형 절연게이트 바이폴라 트랜지스터

제1도는 SOI기판상에 집적된 종래의 LIGBT의 구조를 보이는 단면구조도.

제2도는 제1도에 도시한 LIGBT의 등가회로도.

제3도는 SOI기판상에 집적된 본 발명에 따른 LIGBT의 구조를 보이는 단면구조도.

제4도는 제3도에 도시한 LIGBT의 등가회로도.

제5도는 본 발명에 따른 LIGBT와 종래기술에 따른 LIGBT에서 캐리어의 수명변화에 따른 래치업 발생 임계치전류의 크기를 비교하여 보이는 도면.

제6도는 본 발명에 따른 LIGBT와 종래기술에 따른 LIGBT에서 순방향 전압강하에 따른 래치업이 발생되는 전류밀도의 값을 비교하여 보이는 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 하부 실리콘 기판 12 : 절연막

14 : N-에피층 16 : 애노오드전극

22 : 캐소오드전극

본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 특히 반도체기판상에 집적된 수평형 절연게이트 바이폴라 트랜지스터(Lateral Insulated Gated Bipolar Transistor : 이하 LIGBT라 칭함)에 관한 것이다.

최근, 전력소자로 널리 사용되는 LIGBT는 모오스 트랜지스터와 바이폴라 트랜지스터의 구조를 결합하여 얻어지는 소자로서, 모오스 트랜지스터가 가지는 온오프 제어의 용이성과 바이폴라 트랜지스터가 갖는 전류전달능력을 모두 갖고 있는 우수한 전력소자이다. 이러한 LIGBT를 사용함에 있어 가장 곤란한 문제점은 래치업에 취약하기 때문에, 래치업 발생없이 스위칭할 수 있는 전류의 크기에 제한을 갖게 된다는 점이다.

최근의 반도체소자들중, 절연물질에 의해 하부의 반도체기판과 이격되는 실리콘층을 갖는 SOI기판을 벌크로 이용하는 반도체소자는 높은 신뢰성과 빠른 동작속도를 얻을 수 있고, 집적도를 높이기에 용이하다는 장점을 갖는다. SOI기판을 사용하게 되면 절연격리가 매우 우수하므로, 상기 SOI기판상에 전력용 집적회로소자(power IC)를 형성하게 되면 빠른 스위칭속도를 얻을 수 있고 저전압에서 동작되는 일반적인 논리회로와 전력용 소자를 서로 구조적으로 분리할 수 있다는 장점을 얻을 수 있다. 그에 따라 LIGBT가 집적되어지는 기판으로서 SOI기판을 사용하는 기술이 개발되어 왔다.

제1도에 종래기술에 따라 SOI기판상에 집적된 LIGBT의 단면구조도가 도시되어 있다. 제1도를 참조하면, 실리콘 기판(10)과 절연막(12)을 개재하는 n^-에피층(14)으로 이루어진 SOI기판이 도시되어 있다. 상기 n^-에피층(14)의 주표면상에는, 애노오드(anode)전극(16)에 접속되는 p⁺웰(18)과 상기 p⁺웰(18)과 소정거리 이격되며 일표면이 노출된 p^-웰(20)과, 일측부가 상기 p^-웰(20)과 접속되며 상면이 캐소오드(cathode)전극(22)에 접속된 p⁺메몰웰(24)과, 상면이 상기 캐소오드전극(22)에 접속되며 상기 p⁺메몰웰(24) 및 p^-웰(20)과 PN접합을 이루도록 형성된 n⁺소오스영역(26)이 형성되어 있다. 서로 나란한 n⁺소오스영역(26)의 노출 표면, p^-웰(20)의 노출표면 n^-에피층(14)의 일부표면에 걸쳐 게이트절연막에 의해 이격되는 게이트전극(28)이 형성되어 있으며, 상기 게이트전극은 절연막(30)에 의해 캐소드전극과 절연되어 있다. 제1도에서 애노오드전극으로부터 캐소오드전극으로 향하는 선들은 주입된 정공들에 의한 정공전류의 흐름을 나타낸다.

제2도는 제1도의 등가회로도이다. 제2도에서, Q1은 제1도의 p⁺웰(18), n^-에피층(14), p^-웰(20)에 의해 형성되는 PNP형 바이폴라 트랜지스터이며, 저항 Rs는 p^-웰(20), n⁺소오스영역(26)에 의해 형성되는 NPN형 바이폴라 트랜지스터이다. T1은 n^-에피층(14)을 드레인으로 n⁺소오스영역(26)을 소오스로 p^-웰(20)의 노출표면 하부를 채널영역으로 가지며 그 상부에 형성된 게이트전극(28)에 인가되는 전압에 의해 턴온 또는 턴오프가 제어되는 엔채널 모오스 트랜지스터이다.

제2도를 참조하여 제1도의 동작을 살펴본다. 게이트전극(28)에 턴온전압이 공급되어 p^-웰(20)의 노출표면 하부에 반전층이 형성되면 엔채널 모오스 트랜지스터 T1이 턴온되고, 그에 따라 전자가 n⁺소오스영역(26)으로부터 PNP바이폴라 트랜지스터 Q1의 베이스인 n^-에피층(14)에 주입되므로써 Q1이 구동된다. 이때 순방향 바이어스전압이 인가되는 애노오드전극(16)으로부터 정공(hole)들이 p⁺드레인영역(18)을 통하여 n^-에피층(14)으로 주입된다. 상기 주입되는 정공들에 의해 n^-에피층(14)의 전도도 변조(conductivity modulation)를 일으키는 소수 캐리어 주입효과가 발생되고, 그에 따라 n^-에피층(12)의 순방향 전압강하가 크게 줄어들게 됨은 본 발명이 속하는 기술분야의 통상 지식인에게는 널리 알려진 주지의 사실이다.

PNP형 바이폴라 트랜지스터가 구동되는 동안 상기 주입된 정공들은 n^-에피층(14) 및 p^-웰(20)을 차례로 지나 캐소오드(22)에 포획된다. 상기 정공들의 이동에 따른 정공전류는 엔채널 모오스 트랜지스터 T1의 소오스인 n⁺소오스영역(26) 하부에 위치한 p^-웰(20)을 통하여 캐소오드(22)로 흐르게 됨에 따라, p^-웰(20)로부터 캐소오드전극(22)에 이르는 경로상의 저항 Rs에서 전압강하가 일어나게 된다. 이 전압강하가 P-N접합의 컷트-인 전압(예컨대 0.7볼트)이상이 되어 p^-웰(20)과 n⁺소오스영역(26) 사이의 순방향 바이어스전압으로 작용하게 되면, n⁺소오스영역(26)으로부터 p^-웰(20)로 대량의 전자가 유입되어 p⁺웰(18)→n^-에피층(14)→p^-웰(20)→n⁺소오스영역(26)으로 이루어지는 PNPN 싸이리스터(thyristor)를 턴온시키게 된다. 그 결과로, 엔채널 모오스 트랜지스터 T1의 게이트전극에 턴오프전압을 인가하여도 전류채널을 턴오프시킬 수 없게 되는 래치업 현상이 일어난다. 일단 래치업 현상이 일어나게 되면 모오스 트랜지스터의 게이트를 통한 턴오프 제어가 불가능할 뿐만 아니라, 과도한 전류가 급격히 흐르게 되어 소자 자체에도 치명적인 손상을 유발한다.

더욱이, 제1도에 도시한 바와 같이 SOI기판상에 LIGBT를 집적하는 경우, 애노오드에서 주입되는 소수 캐리어인 정공들이 기판으로 흐르지 못하게 됨에 따라 모두 상기 저항 Rs를 통하여 캐소오드로 흐르게 되므로, 래치업 발생에 더욱 취약하다는 불리함을 갖는다.

이러한 문제점을 해결하기 위해서는 애노오드측에서 공급하는 동작전류를 래치업이 발생되는 임계전류치 이하로 낮추어야 하나, 이 경우 n^-에피층에서 발생되는 순방향 전압강하가 커지게 되어 고전류 스위칭 동작이 요구되는 전력용 소자로 사용하기에 부적합하다. 이러한 문제점에 따라, 사용자의 측면에서 볼 때 순방향 전압강하가 커지는 문제점을 다소 감수하더라도 래치업 발생에 강한 LIGBT를 사용하거나, 또는 래치업 발생의 문제점을 다소 감수하더라도 순방향 전압감소를 줄여 고전류 스위칭에 적합한 LIGBT를 사용하여야 하는 불리한 취사선택을 갖게 된다.

상기 문제점들을 해결하기 위하여, SOI기판상에 LIGBT를 집적할 때에 래치업의 발생을 억제할 수 있는 여러가지 기술들이 개발되었다. 대표적인 예로써, 래치업의 원인이 되는 p^-웰에 이온주입을 행하여 저항 Rs를 낮추는 방법이 1993년 간행된 PROCEDING INTERNATIONAL 5th. SYMPOSIUM ISPSD'93의 페이지 254∼258에 걸쳐 개시되어 있고, 실리사이드 접촉을 이용하여 n⁺소오스영역의 길이를 줄여 저항 Rs를 낮추는 방법이 1990년 간행된 SOLID STATE ELECTRONICS, Vol. 33, No. 5 페이지 497∼501에 걸쳐 개시되어 있으며, 또한 트랜치를 이용하여 n⁺소오스영역의 길이를 줄여 Rs 저항을 낮추는 방법이 1993년 간행된 PROCEDING INTERNA TIONAL 5th. SYNPOSIUM ISPSD'93의 페이지 236∼239에 걸쳐 개시되어 있다.

그러나 상기한 종래 개선방법들에 따르면, 순방향 전압강하를 유발하지 않으면서도 래치업이 발생되는 임계전류치를 어느 정도 높일 수 있는 효과를 갖게 되나, 저항 Rs를 통하여 흐르는 정공전류는 여전히 존재함에 따라 래치업이 발생되는 동작전류의 한계가 낮으므로, 동작전류가 증가하면 래치업이 발생되는 등의 근본적인 문제점은 여전히 개선되지 않는다.

따라서, 상기한 문제점들을 해결하기 위한 본 발명의 목적은 전력용 개별소자로서 적합하도록 고전류 스위칭이 가능한 수평형 절연게이트 바이폴라 트랜지스터를 제공하는데 있다.

본 발명의 다른 목적은 고전류 스위칭이 가능하도록 순방향 전압강하가 적은 수평형 절연게이트 바이폴라 트랜지스터를 제공하는데 있다.

본 발명의 또다른 목적은 SOI기판상에 집적되어질 때 래치업의 발생을 억제할 수 있는 구조를 갖는 수평형 절연게이트 바이폴라 트랜지스터를 제공하는데 있다.

상기 목적들을 달성하기 위한 본 발명은, 하부표면이 제2도전형 반도체기판과 면접되는 제1도전형의 반도체기판과, 상기 제1도전형 반도체기판의 주표면상에 형성된 제2도전형의 제1확산영역과, 상기 제1확산영역내에 형성되는 제1도전형의 제2확산영역과, 상기 제1도전형 반도체기판과 상기 제2확산영역 사이에 위치하는 제1확산영역의 일부표면과 게이트 절연막을 개재하는 게이트전극과, 상기 제2확산영역을 중심으로 상기 게이트전극과 대향됨과 아울러 절연되게 형성되며 상기 제2확산영역의 일부표면 및 상기 제2확산영역의 일부표면과 공통접속되는 캐소오드전극과, 상기 제2도전형의 제1확산영역중 캐소오드전극에 접속된 측에서 소정거리 이격된 상기 제1도전형 반도체기판상에 형성되며 동작전류를 공급하는 애노오드전극에 접속되는 제2도전형의 제3확산영역을 구비한 수평형 절연게이트 바이폴라 트랜지스터임을 특징으로 한다.

상기 게이트전극은 제1도전형 반도체기판과 제2확산영역을 각각 드레인 및 소오스로 하는 모오스 트랜지스터의 게이트로서, 그에 따라 턴온 또는 턴오프를 제어하는제어전압이 인가된다. 따라서, 제3확산영역을 통하여 제1도전형 반도체기판으로 주입되어진 정공들은, 상기 제1확산영역중 제2확산영역의 하부에 위치하는 부위를 통과하는 정공들의 수보다, 상대적으로 더 이동경로가 짧은 캐소오드전극에 인접된 부위에서 포획되어지는 정공들의 수가 더 많아짐에 따라, 래치업 유발을 제공하는 상기 제2확산영역 하부의 제1확산영역을 통과하는 정공들의 양이 대폭 감소된다. 따라서 본 발명에 따르게 되면, 래치업을 유발하지 않으면서도 더 큰 전류를 흘릴수 있는 LIGBT를 집적할 수 있는 이점을 갖게 된다. 이때 상기 제2도전형 반도체기판과 상기 제1도전형 반도체기판의 사이에 절연막을 개재하여 SOI기판 구조를 형성하게 되면, 제1도에 도시하고 전술한 바와 같은 종래기술에 따라 SOI기판상에 형성된 LIGBT에 비해, 본 발명에 따라 SOI기판상에 집적된 LIGBT가 더욱 우수한 래치업발생 억제효과를 갖게 된다.

또한 본 발명은, 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 하부표면이 제2도전형 반도체기판과 면접되는 제1도전형 반도체기판과, 상기 제1도전형 반도체기판의 주표면상에 형성된 제2도전형의 제1확산영역과, 상기 제1확산영역내에 형성된 제1도전형의 제2확산영역과, 상기 제1 및 제2확산영역의 일부가 수직으로 절개되도록 형성된 트렌치의 측벽에서 상기 제1 및 제2확산영역의 단부와 게이트절연막을 개재하는 트렌치게이트와, 상기 트렌치게이트와 절연되게 형성되며 상기 제1 및 제2확산영역과 공통접속되는 캐소오드전극과, 상기 트렌치게이트와 반대의 방향에서 상기 제1확산영역과 소정거리 이격된 제1도전형 반도체기판상에 형성되며 동작전류가 공급되는 애노오드전극에 접속되는 제2도전형의 제3확산영역을 구비함을 특징으로 한다. 상기 트렌치게이트는 제1도전형 반도체기판과 상기 제2확산영역을 각각 드레인 및 소오스로 갖는 모오스 트랜지스터의 게이트전극으로 동작하며, 그에 따라 턴온 또는 턴오프 제어전압이 인가된다. 상기 제1확산영역중 트렌치게이트와 대향하는 부위는 상기 모오스 트랜지스터의 채널영역으로 동작한다. 상기 트렌치게이트에 인가되는 턴온전압에 의해 채널이 형성될 시, 채널영역을 통과하는 전자들은 상기 제1도전형 반도체기판의 주표면과 수직한 방향을 갖고 제1도전형 반도체기판으로 주입된 후 캐소오드전극에 접속된 제1확산영역의 주변영역을 향상하여 이동하게 된다. 이때 상기 캐소오드에 접속된 제1확산영역이 전자들이 통과하는 채널의 출구측과 인접위치에 있기 때문에, 제2확산영역으로부터 채널을 통하여 공급된 전자들은 캐소오드에 가까운 제1확산영역의 주변에 집중적으로 공급된다. 그 결과로, 애노오드전극에 동작전류가 인가됨에 따라 제3확산영역으로부터 제1도전형 반도체기판으로 주입되는 정공들의 대부분은 상기 전자들과 재결합하기 위하여 상기 전자들이 집중되는 상기 제1확산영역부위에 집중되고, 그에 따라 제2확산영역 하부에 위치하는 제1확산영역의 근처로 이동되는 정공들의 수가 현저히 감소된다. 따라서 래치업 유발의 원인을 제공하는 상기 제2확산영역 하부의 제1확산영역을 통과하는 정공들의 양이 대폭 감소된다. 따라서 본 발명에 따르게 되면, 래치업을 유발하지 않으면서도 더 큰 전류를 흘릴 수 있는 LIGBT를 집적할 수 있는 이점을 갖게 된다. 이때 상기 제2도전형 반도체기판과 상기 제1도전형 반도체기판의 사이에 절연막을 개재하여 SOI기판 구조를 형성하게 되면, 제1도에 도시하고 전술한 바와 같은 종래기술에 따라 SOI기판상에 형성된 LIGBT에 비해, 본 발명에 따라 SOI기판상에 집적된 LIGBT가 더욱 우수한 래치업 발생 억제효과를 갖게 된다.

또한 본 발명은, 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 하부표면이 제2도전형 반도체기판과 면접되는 제1도전형 반도체기판과, 상기 제1도전형 반도체기판의 주표면상에 형성된 제1도전형의 제1확산영역과, 상기 제1확산영역의 하부에 위치되도록 형성되며 제1농도를 갖는 제2도전형의 제2확산영역과, 상기 제1 및 제2확산영역의 일부가 수직으로 절개되도록 형성된 트렌치의 측벽에서 상기 제1 및 제2확산영역의 단부와 게이트절연막을 개재하는 트렌치게이트와 상기 트렌치게이트와 대향되는 상기 제1 및 제2확산영역의 측부에 형성되며 상기 제1농도보다 더 높은 불순물농도인 제2농도를 가지는 제2도전형의 제3확산영역과, 상기 제1확산영역 및 제3확산영역과 공통접속되는 캐소오드전극과, 상기 트렌치게이트와 반대의 방향에서 상기 제3확산영역과 소정거리 이격된 제1도전형 반도체기판상에 형성되며 동작전류가 공급되는 애노오드전극에 접속되는 제2도전형의 제4확산영역을 구비함을 특징으로 한다.

상기 트렌치게이트는 제1도전형 반도체기판과 상기 제1확산영역을 각각 드레인 및 소오스로 갖는 모오스 트랜지스터의 게이트전극으로 동작하며, 그에 따라 턴온 또는 턴오프 제어전압이 인가된다. 상기 제2확산영역중 트렌치게이트와 대향하는 부위는 상기 모오스 트랜지스터의 채널영역으로 동작한다.

상기 트렌치게이트에 인가되는 턴온전압에 의해 채널이 형성될 시, 채널영역을 통과하는 전자들은 상기 제1도전형 반도체기판과 주표면과 수직한 방향을 갖고 제1도전형 반도체기판으로 주입된 후 캐소오드전극에 접속된 제3확산영역의 주변영역을 향하여 이동하게 된다. 이때 상기 캐소오드에 접속된 제3확산영역이 전자들이 통과하는 채널의 출구측과 인접위치에 있기 때문에, 제1확산영역으로부터 채널을 통하여 공급된 전자들은 캐소오드에 가까운 제3확산영역의 주변에 집중적으로 공급된다. 그 결과로, 애노오드전극에 동작전류가 인가됨에 따라 제4확산영역으로부터 제1도전형 반도체기판으로 주입되는 정공들의 대부분은 상기전자들과 재결합하기 위하여 상기 전자들이 집중되는 상기 제3확산영역부위에 집중되고, 그에 따라 제1확산영역 하부에 위치하는 제2확산영역의 근처로 이동되는 정공들의 수가 현저히 감소된다. 그 결과 제2확산영역보다 상대적으로 더 가까운 제3확산영역으로 더 많은 정공들이 포획되어진다. 따라서 래치업 유발의 원인을 제공하는 상기 제1확산영역 하부의 제2확산영역을 통과하는 정공들의 양이 대폭 감소된다. 따라서 본 발명에 따르게 되면, 래치업을 유발하지 않으면서도 더 큰 전류를 흘릴 수 있는 LIGBT를 집적할 수 있는 이점을 갖게 된다. 이때 상기 제2도전형 반도체기판과 상기 제1도전형 반도체기판의 사이에 절연막을 개재하여 SOI기판 구조를 형성하게 되면, 제1도에 도시하고 전술한 바와 같은 종래기술에 따라 SOI기판상에 형성된 LIGBT에 비해, 본 발명에 따라 SOI기판상에 집적된 LIGBT가 더욱 우수한 래치업 발생 억제효과를 갖게 된다.

즉, 본 발명에 따르게 되면, 반도체기판으로 주입된 정공들의 대부분이 래치업을 유발하는 전압강하를 일으키지 않고 곧바로 캐소오드로 포획되도록 하는 구조를 갖게 됨에 따라 현저하게 향상된 래치업 임계전류치를 얻을 수 있는 효과가 있으며, 특히 SOI기판상에 집적될 때에 다른 소자특성의 저하없이 우수한 래치업 특성을 갖는 LIGBT를 얻을 수 있는 장점을 갖는다.

이하 본 발명의 전반적인 이해를 돕기 위하여, 첨부된 도면들을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한 것이다.

하기의 설명에서 각 확산영역의 불순물의 농도 및 깊이, 채널의 길이, 동작전압 등의 특정상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.

제3도는 본 발명에 따른 LIGBT의 단면구조를 보이는 도면으로서, SOI기판상에 본 발명에 따라 집적된 수평형 절연게이트 바이폴라 트랜지스터의 단면구조가 도시되고 있다. 제3도에서, LIGBT는 하부의 실리콘기판(10)과 3㎛ 두께의 절연막(12)을 개재하는 n^-에피층(14)상에 집적되어 있다. 본 실시예와는 다르게, 두장의 반도체기판을 절연막을 개재하여 접착되도록 만든 SOI웨이퍼에도 본 발명을 적용하여도 동일한 효과를 얻는다. 상기 n^-에피층(14)은 1×10¹⁵/cm³의 농도로 도핑되며 두께가 8㎛이다. 상기 n^-에피층(14)의 주표면상에 서로 50㎛ 거리로 이격되며 p형 불순물이 2×10¹⁷/cm³의 농도로 도핑된 제3확산영역(32) 및 역시 p형 불순물이 1×10¹⁸/cm³의 농도로 도핑된 제4확산영역(34)이 형성되어 있다.

제3확산영역(32)은 캐소오드전극(22)에 접속되고 제4확산영역(34)은 애노오드전극(16)에 접속된다. 제4확산영역(34)은 애노오드전극(16)으로부터 공급되는 전압에 의해 n^-에피층(14)과의 PN접합이 순방향 바이어스될 때에 동작전류를 제공하는 수단이며, 이때 제4확산영역(34)으로부터 정공들이 n^-에피층(14)으로 주입된다. 상기 제4확산영역(34)의 저면은 N-에피층(14)의 주표면으로부터 4㎛ 의 깊이를 갖는다. 제3확산영역(32)는 후술되는 특정조건에서 n^-에피층(14)을 거쳐 공급되는 동작전류가 출력되는 통로인 캐소오드전극(22)이 접속되어 있으며, n^-에피층(14)으로 주입된 정공들이 포획되어지는 통로이다. 상기 제3확산영역(32)의 저면은 주표면으로부터 2.5㎛ 의 깊이를 갖는다.

제3확산영역(32)을 기준으로 상기 제4확산영역(34)과 반대방향에서 상기 캐소오드전극(22)과 접속되면서 상기 제3확산영역(32)과 접속면을 가지며 n형 불순물이 1×10¹⁹/cm³의 농도로 도핑된 제1확산영역(36)이 형성되어 있고, 상기 소오스영역(36)의 하부에는 상기 제1확산영역(36) 및 상기 제3확산영역(32)과 접속면을 가지면서 p형 불순물이 2×10¹⁷/cm³의 농도로 도핑된 제2확산영역(38)이 형성되어 있다. 상기 제1확산영역(36)은 2.7㎛ 의 길이와 1㎛ 의 깊이를 갖는다. 상기 제2확산영역(38)의 저면은 상기 제1확산영역(36)의 주표면으로부터 적어도 4㎛ 의 깊이를 갖는다. 상기 제1확산영역(38)중 상기 제3확산영역(32)과 접속되는 측부의 반대방향에는 게이트절연막(40)에 의해 이격된 상기 n^-에피층(14)의 주표면과 수직방향으로 하향신장된 트렌치게이트(42)가 형성되어 있다. 상기 트렌치게이트(42)는 제1 및 제2확산영역(36,38)의 측부를 식각하여 트랜치를 형성한 다음 게이트절연막(40)을 증착한 후 도전층 예컨대 다결정실리콘을 증착한 후 패터닝하여 얻을 수 있다. 본 실시예에서는 상기 게이트절연막(40)의 두께를 1000Å의 두께를 갖도록 형성하였으며, 채널의 길이가 2㎛ 가 되도록 하였다. 따라서, 상기 제1확산영역(32) 및 n^-에피층(14)을 각각 소오스 및 드레인으로 하고, 트렌치게이트(42)에 인가되는 전압에 의해 제2확산영역(38)에 반전층이 형성됨으로써 드레인-소오스간의 전류통로가 형성되는 엔채널 모오스 트랜지스터가 형성된다.

제3도에서, 애노오드전극(16)으로부터 캐소오드전극(22)으로 향하는 선들은 주입된 정공들에 의한 정공전류의 흐름을 나타낸다.

제4도는 제3도에 도시한 LIGBT의 등가회로도이다. 제4도에서, Q1은 제3도의 제4확산영역(34)을 에미터로, n^-에피층(14)을 베이스로, 제3확산영역(32)을 콜렉터로 가지는 PNP형 바이폴라 트랜지스터이며, 콜렉터가 캐소오드전극(22)에 직접 접속된 바이패스경로가 저항 Rs를 통하여 캐소오드전극(22)에 접속되는 경로를 가지고 있다. 상기 바이패스경로는 제2확산영역(38)을 통과하지 아니하고 곧바로 제3확산영역(32)을 거쳐 캐소오드전극(22)으로 흐르는 정공전류의 경로를 나타내며, 상기 저항 Rs는 제2확산영역(38)을 거쳐 캐소오드전극(22)에 도달되는 정공전류 경로상의 저항성분의 합이다. 또한 Q2는 n^-에피층(14), 제3확산영역(32), 제1확산영역(36)에 의해 형성되는 NPN형 바이폴라 트랜지스터이다. T1은 n^-에피층(14)을 드레인으로 제1확산영역(36)을 소오스로 하고 제2확산영역(38)을 채널영역으로 하며 트렌치게이트(42)에 인가되는 전압에 의해 턴온 또는 턴오프가 제어되는 엔채널 모오스 트랜지스터이다.

제3도 및 제4도를 참조하여 본 발명에 따른 LIGBT의 동작을 살펴본다. 트렌치게이트(42)에 턴온전압이 인가되면 게이트절연막(40)과 인접된 제2확산영역(38)에 반전층이 형성되고, 그에 따라 제1확산영역(36)으로 부터 n^-에피층(14)으로 전자들의 흐름이 개시된다. 이때 순방향 바이어스가 공급되는 애노오드전극(16)을 통하여 정공들이 주입되는데, 이 정공들에 의해 n^-에피층(14)에서 전도도변조가 일어나게 되어 순방향 전압강하를 낮추게 됨은 전술한 바와 같다. 상기 정공들은 캐소오드전극(22)측으로 이동하게 된다. 이때 제3확산영역(32)이 제2확산영역(38)보다 더 고농도로 도핑되며 상대적으로 가까운 거리에 있으므로, 주입된 정공들중 많은 양이 상기 제3확산영역(32)을 통과하여 캐소오드전극(22)에서 포획된다. 아울러, 상기 트렌치게이트에 인가되는 턴온전압에 의해 형성되는 채널을 통과하는 전자들은 상기 반도체기판의 주표면과 수직한 방향을 갖고 n^-에피층(14)으로 주입된 후 캐소오드전극(22)을 향하여 이동하게 되며, 이때 상기 캐소오드전극(22)에 접속된 제3확산영역(32)이 인접위치에 있기 때문에 전자의 이동경로는 급격히 제3확산영역(32)으로 휘어짐에 따라 그 경로가 짧아진게 된다. 그 결과로, 애노오드전극에 동작전류가 인가됨에 따라 제4확산영역(34)으로부터 n^-에피층(14)으로 주입되어 캐소오드전극(22)측으로 이동하는 정공들중, 상기 전자들과 결합하기 위해 상기 제2확산영역(38)의 하부로 이동하는 정공들의 수가 현저히 줄어들게 된다. 따라서, 주입된 정공들중 일부만이 상기 제2확산영역(38)을 통과하여 캐소오드전극(22)에 포획된다. 그 결과로, 상기 제2확산영역(38)을 통과하는 정공들의 흐름에 따른 정공전류와 상기 저항 Rs의 곱으로 나타내어지는 전압강하가 대폭 줄어들게 되고, 그에 따라 래치업이 유발되는 임계전류치가 대폭으로 높아진다. 본건 특허출원의발명자들은 동일한 조건으로 제작된 종래의 LIGBT와 본 발명에 따른 LIGBT 각각의 래치업 발생 임계전류치를 측정한 결과, 특별한 특성의 저하없이 본 발명에 따른 LIGBT의 래치업 발생 임계전류치가 상기 종래기술에 따른 LIGBT의 임계전류치보다 대략 5배 이상의 크기를 갖게 됨을 확인하였다.

제3도에서, 상기 제2확산영역(38)의 저면은 적어도 상기 제3확산영역(32)의 저면보다 적어도 낮도록 형성하여 전자들의 이동경로를 단축시키는 것이 더욱 효과적이며, 상기 제3확산영역(32)의 불순물농도는 적어도 상기 제2확산영역(38)의 불순물농도보다 높게 형성하는 것이 더 많은 정공들을 포획하기 위하여 바람직하다.

제5도는 본 발명에 따른 LIGBT와 종래기술에 따른 LIGBT에서 캐리어의 평균수명(life time)에 따른 래치업 발생 임계전류치를 비교도시하고 있다. 절연게이트 바이폴라 트랜지스터에서 캐리어의 평균수명은 래치업의 발생과 밀접한 관계를 갖는데, 이는 캐리어의 평균수명이 증가하게 되면 애노오드에서 주입된 정공들이 n^-에피층에서 재결합되는 비율이 작으므로, 전류전송도(transport factor)가 증가하게 되고 전자전류에 대한 정공전류의 비율이 커지게 됨에 따라, 더 많은 정공전류가 래치업을 유발하는 저항 Rs를 통과하게 되기 때문이다. 제5도에서, 게이트에 인가되는 턴온전압을 10볼트로 하고 캐리어의 평균수명을 0.05㎲로부터 10㎲까지 조절할 때, 본 발명에 따른 LIGBT 및 종래의 LIGBT 모두 래치업 전류가 감소하는 경향을 나타내고 있다. 그러나, 래치업이 발생되는 임계전류치는 본 발명에 따른 LIGBT가 종래의 LIGBT에 비해 대단히 높음을 알 수 있다. 제5도에서, 평균수명이 0.05㎲일 때에 종래의 LIGBT에서 래치업이 발생되는 임계치 전류밀도는 368A/cm²인 반면 본 발명에 따른 LIGBT의 임계치 전류밀도는 1917A/cm²으로 대략 5.2배 정도 높으며, 평균수명이 10㎲인 경우에 종래의 LIGBT의 임계치 전류밀도 139A/cm²인 반면 본 발명에 따른 LIGBT의 임계치 전류밀도는 1716A/cm²으로 대략 12.3배 정도 높다. 따라서 본 발명에 따르게되면, 평균수명에 관계없이 종래의 기술에 비해 대략 5배 이상 높으며, 더욱이 래치업에 취약한 캐리어의 평균수명이 긴 경우에 더욱 우수한 래치업 발생 임계전류치를 얻을 수 있는 효과를 갖는다.

제6도는 본 발명에 따른 LIGBT와 종래기술에 따른 LIGBT에서 순방향 전압강하에 따른 래치업이 발생되는 전류밀도의 값을 비교 도시하고 있다. 측정조건은 게이트전압은 15볼트이고 캐리어의 평균수명이 0.1㎲이다. 제6도에서, 전압의 증가에 따라 전류가 증가하다가 역으로 꺾이어 전압이 감소되는 부저항(negative resistance)영역이 나타나는 점이 래치업이 발생되는 점이다. 이는 래치업이 발생하면 기생 싸이리스터가 턴온됨에 따라 전류는 증가하지만 전압은 감소하게 되어 부저항영역이 나타나는 것으로 이해될 수 있다. 제6도에서, 종래의 LIGBT는 전류밀도가 약 1×10^-4A/㎛²에서 래치업이 발생되는 반면, 본 발명에 따른 LIGBT에서는 약 6.2×10^-4A/㎛²에서 래치업이 발생되며, 따라서 동일한 조건에서 본 발명에 따른 LIGBT의 래치업 발생 임계치전류가 대략 6.2배 정도 높음을 알 수 있다.

상술한 실시예에서는 SOI기판상에 집적된 트렌치게이트를 형성하는 LIGBT의 예를 들어 설명하였으나, 이는 본 발명의 적용시 가장 우수한 효과를 얻을 수 있는 예를 들어 설명한 것이며, 본 발명은 SOI기판을 채용하지 아니한 LIGBT에도 적용하여도 래치업 발생 임계치전류를 높일 수 있는 효과가 있다. 마찬가지로, 제3도에 도시한 트렌치게이트를 채용하지 아니한 일반적인 LIGBT에 본 발명을 적용하여도 래치업 발생 임계치전류를 높일 수 있는 효과가 있다.

상술한 바와 같이, 본 발명에 따르게 되면 LIGBT에서 에피층으로 주입된 정공들의 대부분이 래치업을 유발하는 전압강하를 일으키지 않고 곧바로 캐소오드로 포획되도록 하는 구조를 갖게 됨에 따라 현저하게 향상된 래치업 임계전류치를 얻을 수 있는 효과가 있으며, 특히 SOI기판상에 집적될 때에 다른 소자특성의 저하없이 우수한 래치업 특성을 갖는 LIGBT를 얻을 수 있는 장점을 갖는다.

Claims (10)

1. 반도체기판상에 집적되는 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 하부표면이 제2도전형 반도체기판과 면접되는 제1도전형 반도체기판과, 상기 제1도전형 반도체기판의 주표면상에 형성된 제2도전형의 제1확산영역과, 상기 제1확산영역내에 형성되는 제1도전형의 제2확산영역과, 상기 제1도전형 반도체기판과 상기 제2확산영역 사이에 위치하는 제1확산영역의 일부표면과 게이트절연막을 개재하는 게이트전극과, 상기 제2확산영역을 중심으로 상기 게이트전극과 대향됨과 아울러 절연되게 형성되며 상기 제1확산영역의 일부표면 및 상기 제2확산영역의 일부표면과 공통접속되는 캐소오드전극과, 상기 제2도전형의 제1확산영역중 캐소오드전극에 접속된 측에서 소정거리 이격된 상기 제2도전형 반도체기판상에 형성되며 동작전류를 공급하는 애노오드전극에 접속되는 제2도전형의 제3확산영역을 구비함을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
2. 제1항에 있어서, 상기 제2도전형 반도체기판과 제1도전형 반도체기판의 사이에 개재된 절연막을 더구비함을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
3. 제1항 내지 제2항에 있어서, 상기 제1 및 제3확산영역이, p형 불순물로 도핑된 영역이며, 상기 제1도전형 반도체기판이 n형 불순물로 도핑된 실리콘 에피층임을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
4. 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 하부표면이 제2도전형 반도체기판과 면접되는 제1도전형 반도체기판과, 상기 제1도전형 반도체기판의 주표면상에 형성된 제2도전형의 제1확산영역과, 상기 제1확산영역내에 형성된 제1도전형의 제2확산영역과, 상기 제1 및 제2확산영역의 일부가 수직으로 절개되도록 형성된 트렌치의 측벽에서 상기 제1 및 제2확산영역의 단부와 게이트절연막을 개재하는 트렌치게이트와, 상기 트렌치게이트와 절연되게 형성되며 상기 제1 및 제2확산영역과 공통접속되는 캐소오드전극과, 상기 트렌치게이트와 반대의 방향에서 상기 제1확산영역과 소정거리 이격된 상기 제1도전형 반도체기판상에 형성되며 동작전류가 공급되는 애노오드전극에 접속되는 제2도전형의 제3확산영역을 구비함을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
5. 제4항에 있어서, 상기 제2도전형 반도체기판과 제2도전형 반도체기판의 사이에 개재된 절연막을 더 구비함을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
6. 제4항 내지 제5항에 있어서, 상기 제1 및 제3확산영역이 p형 불순물로 도핑된 영역이며, 상기 제1도전형 반도체기판이 n형 불순물로 도핑된 실리콘 에피충임을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
7. 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 하부표면이 제2도전형 반도체기판과 면접되는 제1도전형 반도체기판과, 상기 제1도전형 반도체기판의 주표면상에 형성된 제1도전형의 제1확산영역과, 상기 제1확산영역의 하부에 위치되도록 형성되며 제1불순물농도를 갖는 제2도전형의 제2확산영역과, 상기 제1 및 제2확산영역의 일부가 수직으로 절개되도록 형성된 트렌치의 측벽에서 상기 제1 및 제2확산영역의 단부와 게이트절연막을 개재하는 트렌치게이트와, 상기 트렌치게이트와 대향되는 상기 제1 및 제2확산영역의 측부에 형성되며 상기 제1불순물농도보다 더 높은 제2불순물농도를 가지는 제2도전형의 제3확산영역과, 상기 제1확산영역 및 제3확산영역과 공통접속되는 캐소오드전극과, 상기 트렌치게이트와 반대의 방향에서 상기 제3확산영역과 소정거리 이격된 상기 제1도전형 반도체기판상에 형성되며 동작전류가 공급되는 애노오드전극에 접속되는 제2도전형의 제4확산영역을 구비함을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
8. 제7항에 있어서, 상기 제2도전형 반도체기판과 제1도전형 반도체기판의 사이에 개재된 절연막을 더구비함을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
9. 제7항 내지 제8항에 있어서, 상기 제2 내지 제4확산영역이 p형 불순물로 도핑된 영역이며, 상기 제1도전형 반도체기판이 n형 불순물로 도핑된 실리콘 에피층임을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
10. 제8항에 있어서, 상기 제2확산영역의 저면은 적어도 상기 제3확산영역의 저면보다 더 낮도록 형성됨을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.