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KR0127644B1 - 고밀도 dram을 위한 리플형 폴리실리콘 표면 커패시터 전극 플레이트 - Google Patents

고밀도 dram을 위한 리플형 폴리실리콘 표면 커패시터 전극 플레이트

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KR0127644B1
KR0127644B1 KR1019920000583A KR920000583A KR0127644B1 KR 0127644 B1 KR0127644 B1 KR 0127644B1 KR 1019920000583 A KR1019920000583 A KR 1019920000583A KR 920000583 A KR920000583 A KR 920000583A KR 0127644 B1 KR0127644 B1 KR 0127644B1
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KR
South Korea
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layer
ripple
capacitor
resist layer
mask
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루 치-유안
Original Assignee
오토 씨.씨.린
인더스트리얼 테크놀로지 리서치 인스티튜트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 오토 씨.씨.린, 인더스트리얼 테크놀로지 리서치 인스티튜트 filed Critical 오토 씨.씨.린
Publication of KR930009072A publication Critical patent/KR930009072A/ko
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Abstract

규칙적인 마이크로스코픽 리플 표면 전극을 갖는 초소형 커패시터를 만들어내는 새로운 방법은 적당한 절연 베이스위에 제1폴리실리콘층을 퇴적함으로써 달성된다. 레지스트층은 제1폴리실리콘층위에 형성된다. 레지스트층은, 레지스트층을 부족노광, 초점밖 노광 또는 결합된 부족노광 및 초점밖 노광을 할 정도의 양으로 복사 에너지에, 계획된 커패시터 면적에 규칙적인 간격의 개공 패턴을 갖는 마스크를 통해 노광된다. 마스크는 일정한 짧은 거리만큼 이동된다. 레지스트층은 레지스트층을 다시 다른 장소에서 부족노광, 초점밖 노광 또는 결합된 부족노광 및 초점밖 노광을 하는 정도의 양으로 복사 에너지에 이동된 마스크를 통해 노광된다. 규칙적인 마이크로스코픽 리플의 패턴이 레지스트층에서 형성될 때까지 마스크의 이동 및 레지스트층의 노광단계가 반복된다. 레지스트층은 레지스트층의 표면에 규칙적인 마이크로스코픽 리플의 패턴을 남기기 위해서 현상된다. 레지스트층 및 상기 제1폴리실리콘층은 제1폴리실리콘층의 표면에 규칙적인 마이크로스코픽 리플의 패턴을 만들기 위해 균일하게 이방성으로 에치된다. 나머지 레지스트층은 제거된다. 절연층이 리플 표면위에 퇴적된다. 커패시터 구조는 절연층위에 제2폴리실리콘층을 퇴적함으로써 완성된다.

Description

고밀도 DRAM을 위한 리플형 폴리실리콘 표면 커패시터 전극 플레이트
제1도는 본 발명의 1바람직한 실시예의 개략 단면도.
제2A도 및 제2B도는 레지스트 패턴이 마스크를 통해서 어떻게 노광될 수 있는지를 보여주는 개략도.
제3도 내지 제5도는 본 발명의 규칙적인 마이크로스코픽 리플 커패시터를 제조하기 위한 제1실시예 방법을 보여주는 개략도.
제6도 내지 제8도는 본 발명의 규칙적인 마이크로스코픽 리플 커패시터를 제조하기 위한 제2실시예 방법을 보여주는 개략도.
본 발명은 집적회로 디바이스의 조립에 관한 것으로 특히 새로운 커패시터 구조를 특징으로 하는 고밀도 디아나믹 램(DRAM) 조립방법에 관한 것이다.
DRAM은 칫수가 축소되면서, 커패시터 단위 면적당 충분히 높은 축적 전하를 유지하려는 끊임없는 도전이 있다. 적당한 크기의 칩면적에 고밀도 DRAM을 구성하기 위해서, 셀 구조는 종래의 플레이너 타입 커패시터로부터 트렌치 커패시터나 스택 커패시터로 변경되어야만 하며, 4메가비트 DRAM을 넘어서는 특히 그렇다.
커패시터의 평면면적을 증가시키지 않고 커패시턴스를 증가시키려는 모든 노력은 다음의 기술로 분류될 수 있다.
(1) 커패시터 유전체를 얇게하고 및/또는 산화물-질화물-산화물(ONO)막 복합체 및 누설 및 신뢰성 문제를 극복하는데 개발을 더 요하는 최근의 5 산화탄탈륨과 같은 더 높은 유전율을 갖는 막을 사용하는 것.
(2) 커패시터의 평면면적을 증가시킴이 없이 커패시터 면적을 증가시키기 위해 3차원 커패시터 구조를 만드는 것. 이 접근방법에서는 2가지 주요 지류가 있는데, 즉 트렌치 커패시터와 스택 커패시터이다.
트렌치 커패시터의 범주에서, DRAM이 16메가비트를 넘을 때, 트렌치가 매우 깊어질 필요가 있다. 필요하게 될 깊은 트렌치를 처리하는데는 기술 및 이론적 물리적 제한까지도 있다. 스택 커패시터 접근방법이 16메가비트 및 그 이상의 DRAM을 제조하기 위해 사용될 때, 핀 구조(fin structures), 크라운 구조(crown structure) 등의 매우 복잡한 스택 구조가 필요하게 된다. 이러한 구조를 만드는 것은 비용이 많이들고 감소된 수율이 결과되는 복잡한 제조공정을 요한다.
최근에는 표면면적을 증가시키기 위해 커패시터 전극의 다결정 실리콘 표면을 거칠게(roughening) 할 것을 요하는 새로운 개념이 진전을 보고 있다. 다결정 실리콘 전극층의 거칠은 표면을 달성하기 위한 여러가지 기술이 IEDM 1990 테크니컬 다이제스트 페이지 655 내지 658에서 64메가비트 DRAM용의 반구적-그레인 축적 노드를 갖는 COB 셀이란 제목의 엠. 사카오의 다수가 최근에 소개한 기술논문에 제시되어 있다;
IEDM 1990 테크니컬 다이제스트 페이지 659 내지 662에서 64메가비트 이상의 STC DRAM셀용의 거칠은 표면의 다결정 실리콘 전극 및 저온 퇴적 실리콘 질화물이란 제목의 엠. 요시마루외 다수가 쓴 눈문에도 제시되어 있고; IEDM 1990 테크니컬 다이제스트 페이지 663 내지 666에서 진보된 스택 DRAM용의 텍스쳐 인터폴리 커패시터의 전기 특성화란 제목의 피에르 씨. 파잔외 다수가 쓴 논문에도 제시되어 있고; 알. 리외 다수가 특허를 받은 미국특허번호 5,037,773호에도 제시되어 있다.
상기 문장에서 인용된 이들 기술은 작은 공정 창(process window)을 가지며 제조 환경에서 제어하기가 어렵다.
본 특허출원의 출원인인 씨. 와이. 루에 의해 1991년 10월 7일 출원된 고밀도 DRAM용의 거칠은 폴리실리콘 표면 커패시터 전극 플레이트란 제목의 특허출원번호 07/727,873은 첫째 폴리실리콘층의 그레인 경계에서 금속 규화물 차별 성장 및 그 다음의 금속 규소물 제거에 의한 거칠음을 통해 커패시턴스를 증가시킨 커패시터 구조를 만드는 새로운 방법 및 결과되는 디바이스를 기술하고 있다.
본 발명의 주목적은 표면면적이 규칙적인 마이크로스코픽 리플 표면 구조에 의해 증가되는 증가된 유효전극표면면적 및 결과되는 커패시터 구조를 갖는 커패시터 디바이스를 조립하기 위해 효율적이고 제어가능한 제조가능방법으르 제공하는 것이다.
본 발명의 또 다른 목적은 고도로 밀집된 커패시터 구조에 사용하기 위한 다결정 실리콘 표면에 규칙적인 리플 마이크로스코픽 표면을 만들어내기 위한 새로운 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 고밀도 DRAM 디바이스 및 규칙적인 마이크로스코픽 표면구조를 갖는 새로운 스택 커패시터를 특징으로 하는 결과되는 구조를 만들기 위한 새로운 더 신뢰성있는 방법을 제공하는 것이다.
본 발명의 이들 목적에 따라서, 규칙적인 마이크로스코픽 리플 표면 전극을 갖는 초소형화된 커패시터를 만들어내는 새로운 방법이 달성되었다. 방법은 적당한 절연 베이스위에 제1다결정 실리콘층은 퇴적하는 것을 수반한다. 레지스트층이 제1다결정 실리콘층위에 형성된다. 레지스트층은 레지스트층을 부족노광, 초점밖 노광 또는 결합된 부족노광 및 초점밖 노광하는데 충분한 양으로 계획된 커패시터의 면적에 규칙적 간격의 개공 패턴을 갖는 마스크를 통해 복사 에너지에 노광된다.
마스크는 고정된 짧은 거리만큼 이동된다. 레지스트층은 레지스트층을 다시 부족노광, 초점밖 노광 또는 결합된 부족노광 및 초점밖 노광하는데 충분한 양으로 그리고 다른 장소에서 이동된 마스크를 통해 복사에너지에 노광된다. 마스크를 이동하고 레지스트를 노광하는 단계는 규칙적인 마이크로스코픽 리플이 레지스트층에 형성될 때까지 반복된다. 레지스트층의 표면에 규칙적인 마이크로스코픽 리플 패턴을 남기기 위해 레지스트층이 현상된다. 레지스트층 및 상기 제1다결정 실리콘층은 제1다결정층의 표면에 규칙적인 마이크로스코픽 리플의 패턴을 생성하기 위해 균일하고 이방성적으로 에치된다. 나머지 레지스트층은 제거된다. 절연층이 리플 표면위에 퇴적된다. 커패시터 구조는 절연층위에 제2다결정 실리콘층을 퇴적함으로써 완성된다.
상기 방법의 수정은 레지스트층과 폴리실리콘층 사이에 실리콘 산화물과 같은 박층을 사용하는 것이다. 레지스트층은 제1실시예에서 보다 더 얇을 수 있으며 노광은 거의 레지스트층을 통해서 이루어진다. 레지스트의 현상은 제1실시예서처럼 레지스트에 리플을 만들어낸다. 레지스트층 및 실리콘 산화물과 같은 박층은 실리콘 산화물층의 표면에 규칙적인 마이크로스코픽 리플의 패턴을 창조하기 위해 균일하고 이방성적으로 에치된다. 실리콘 산화물과 같은 박층은 다결정 실리콘층의 표면에 리플의 패턴을 창조하기 위해 제1다결정 실리콘층을 이방성 에치하는데 마스크로서 사용된다.
규칙적인 마이크로스코픽 리플 표면의 제1다결정 실리콘 전극층을 갖는 스택 커패시터를 만들 수 있다. 리플 표면은 제1다결정 실리콘층에서 실질적으로 균일한 약 0.1마이크로미터 미만의 간격을 갖는다. 얇은 유전체층이 리플 표면을 덮는다. 제2전극층이 유전체 층을 덮는다. 커패시터를 형성하기 위해 제1 및 제2전극을 전기적으로 접속하기 위한 수단이 제공된다.
본 설명의 자료일부를 형성하는 수반되는 도면에 제1도 내지 제8도가 보인다.
이제 제1도를 참조하면, 본 발명의 새로운 커패시터 구조가 조립되어 있는 DRAM 구조가 도시되어 있다.
첫번째 일련의 단계는 반도체 기판(10)에서 반도체 표면 영역을 다른 그런 영역과 분리하기 위한 유전체 분리 영역의 형성을 동반한다. 반도체 기판은(100) 결정방위(crystallographic orientation)를 갖는 실리콘으로 구성되는 것이 바람직하다.
설명 및 도면을 간단히 하기 위해서 디바이스 사이의 유전체 분리는 부분적으로만 보여주었고 상세하게 설명되지는 않는데, 왜냐하면 그들은 종래의 것이기 때문이다. 예를들면, 1방법이 미국 특허 3,970,486에서 이. 쿠이에 의해 설명되고 있는데, 실리콘 반도체 기판의 어느 선정된 표면 부분이 산화에 대해 마스크되고 그다음에 노광된 마스크안된 표면은 마스크안된 면적에서 실리콘 표면속으로 침투하는 열산화물을 성장하기 위해 산화된다. 마스크된 실리콘은 침투된 2산화실리콘에 둘러싸인 메사(mesa) 또는 필드 옥사이드 패턴, FOX28로 남는다. 그다음에 반도체 디바이스는 다음 공정에 따라서 실리콘 메사에서 제공될 수 있다.
실리콘 기판(10)의 표면은 요구되는 게이트 산화물(11) 두께를 형성하기 위해 열산화된다. 바람직한 두께는 약 80 내지 200옹스트롬 사이이다. 폴리실리콘층(12)은 저압화학증착법(LPCVD)에 의해 블랭키트 퇴적된다. 폴리실리콘층(12)의 바람직한 두께는 약 2000 내지 4000옹스트롬 사이이다. 폴리실리콘층(12)은 ㎠당 5×1015내지 10×1015투여원자 및 20 내지 60KeV 조건하에서 인 또는 비소이온으로 이온주입되고, 또는 약 900℃ 온도에서 옥시염화인으로 도프된다. 층의 표면은 실리콘 산화물층(13)을 형성하기 위해 열산화되거나 또는 화학증착법으로 처리된다. 층(11,12 및 13)은 제1도에서 보이는 것처럼 FOX28 표면상 또는 그밖에서 게이트 전극 및 구조의 원하는 패턴을 제공하기 위해 종래의 석판인쇄 및 해당분야에서 종래의 것인 이방성 에칭 기술에 의해 패턴화된다.
MOS FET의 소오스/드레인 구조는 다음 단계에 의해 형성될 수 있다. 제1도는 N 채널 FET 집적회로 디바이스의 형성을 도시한다. 그러나, P 채널 FET 집적회로 디바이스도 또한 N 채널 실시예에 대해 주어진 극성에 반대되는 극성을 단지 대신함으로써 형성될 수 있다는 것을 해당분야에 숙련된 사람은 잘 이해할 것이다. 또한, 동일 기판상에 N 채널 및 P 채널 디바이스를 둘다 만들므로써 COMS FET도 유사한 방법으로 형성될 수 있다.
제1도는 예를들면 N-도판트의 이온주입을 보여준다. 석판인쇄 마스크는 그 특정의 N-이온주입을 받지않는 면적을 보호하기 위해 요구될 수 있다. 석판인쇄 마스크의 형성은 종래의 석판인쇄 및 에칭기술에 의해 이루어진다. N형의 가볍게 도프된 드레인 주입(23)은 예를들면 ㎠당 원자수 약 1×1013내지 10×1013사이의 투여량의 인 P31로 그리고 약 20 내지 40KeV의 에너지로 이루어진다.
유전체 스페이서(27)가 가볍게 도프된 드레인 소오스/드레인 구조의 완성에 뒤이어 형성될 것이다. 저온 실리콘 산화물 퇴적은 약 650℃ 내지 900℃ 사이의 범위의 온도에서 테트라에톡시실란(TEOS)의 화학증착에 의하는 것이 바람직하다. 다른 실리콘 산화물 퇴적방법은 실란에 기초한 LPCVD를 포함한다. 유전체인 이산화실리콘층(27)의 두께는 약 2000 내지 5000옹스트롬 사이이고 약 2500옹스트롬이 바람직하다.
이 층의 이방성 에칭은 층구조(11,12 및 13)의 측벽에 유전체 스페이서층(27)을 만들어낸다. 바람직한 이방성 에칭은 종래의 RIE 분위기를 사용한다.
N+소오스/드레인 이온주입은 제1도에서 보이는 것처럼 N 채널의 가볍게 도프된 드레인 MOS FET 집적회로 디바이스의 소오스/드레인 영역(24)을 완성하기 위해 평방 ㎠당 원자수 약 2×1015내지 1×1018의 투여량의 비소 As75 및 약 20 내지 70KeV 사이의 에너지를 사용한다.
얇은 실리콘 산화물, 실리콘 질화물 따위의 마스킹층(29)은 층구조 영역(11,12 및 13)위에 형성된다; 스페이서(27) 및 노광된 단결정 실리콘 기판영역이다. 이 층(29)을 형성하기 위한 조건은 TEOS의 LPCVD 퇴적, 또는 약 600 내지 900℃에서의 LPCVD 실리콘 질화물 퇴적 또는 실리콘 산화물과 질화물의 복합층이다. 이 유전체 층의 바람직한 두께는 약 200 내지 1000옹스트롬 사이이고 약 600옹스트롬이 양호한 두께이다. 층(29)은 커패시터 노드 접촉면적을 형성하기 위해 종래의 석판인쇄 및 에칭에 의해 제1도에서 보이는 것처럼 DRAM 액티브 드레인 면적의 표면으로부터 제거된다.
커패시터 구조는 다결정 실리콘층(12)에 관해 기술된 동일한 퇴적기술을 사용하여 기판(10)의 표면위에 제1다결정 실리콘층(32)을 퇴적함으로써 조립된다. 제1층의 두께는 전형적으로 약 3000 내지 6000옹스트롬 사이이다. 불순물은 이온주입이나 현장 도핑(in situ doping)에 의해 제1층에 도입된다. 이 제1층(32)에서의 불순물 농도는 ㎤당 약 1015내지 1021의 원자수가 바람직하다.
이제 제2A도 및 제2B도를 참조하면, 제1다결정 실리콘 전극(32)의 패턴을 만들기전에, 레지스트층(33)이 전극층(32)위에 스핀 도포된다. 그다음에 계획된 커패시터 면적의 규칙적인 간격의 개공의 패턴을 갖는 마스크가 전극층(32)위에 위치된다. 이 마스크는 예를들어 투영식 선판인쇄에서 사용될때 약 2.5마이크로 미만의 규칙적인 구멍 및 계획된 커패시터 영역에서 X 및 Y방향으로 약 2.5마이크로미터 미만의 구멍 간격을 갖는다.
예를들면, 구멍은 직경이 2.5마이크론미터이고 간격은 2.5마이크로미터일 수 있다. 5X 축소 투영기식 석판 인쇄 스테퍼로는, 레지스트층(33)이 이 마스크를 통해 완전히 노광될 때, 레지스트층(33)상의 해상도 즉 0.5마이크로미터 간격의 0.5마이크로미터 개공(피치=1.0마이크로미터)의 최상 해상도가 현상후 포토레지스트상에 만들어진다. 그러나 유리 마스크상에서는 구멍 및 간격은 각각 0.5×5마이크로미터 및 0.5마이크로미터X5이다. 제2A도는 상면도를 보여주고 제2B도는 제2A도의 선 2B; 2B를 따라서 본 가시광, E빔 X선 등과 같은 복사 에너지에 완전 노광된 레지스트층(33)의 단면도를 보여준다. 마스크를 통해서 노광된 면적은 60으로 나타내었다.
이제 제3도 내지 제5도를 참조하면서, 본 발명의 제1실시예의 중요한 특징이 설명된다. 제2A도 및 제2B도와 관련하여 위에서 설명된 것처럼 2.5마이크로미터의 개공의 패턴의 최상 해상도는 결과되는 레지스트 마스크에서 0.5마이크로미터 구멍 패턴이다. 그러나, 본 발명의 목적을 위해서 예를들어 0.5마이크로미터 패턴 마스크를 사용하나, 상의 초점을 맞추지 않거나 부족노광하거나 또는 부족노광 및 상의 초점을 맞추지 않음으로써 이 마스크를 통해 레지스트를 의도적으로 부족노광시킨다.
레지스트층(33)은 레지스트를 노광하는데 사용되는 특정한 복사에너지에 달려있기는 하나 종래의 어느 레지스트로도 만들어질 수 있다. 오늘날 레지스트층의 통상적인 두께는 보통의 석판인쇄 적용에 대해서는 약 1.2 내지 2.0마이크로미터 사이이다.
본 발명의 레지스트층(33)은 약 2000 내지 5000옹스트롬 사이가 바람직한데, 왜냐하면 복제용이기 때문이다.
부족노광 및 상의 초점을 맞추지 않는 것에 대한 노광의 개념은 본 발명에서는 매우 중요하다. 본 발명이 아닌 다른 모든 경우에서 이들 개념은 해당분야에 숙련된 사람들이 기피하고 있다.
뉴욕주, 뉴욕의 맥그로힐 출판사에 의해 1988년 제2판으로 간행된 에스. 엠. 스제저 VLSI 테크놀러지 국제판의 제10.5장 페이지 442 내지 456에서 투영광학 및 전자빔 석판인쇄에 대한 배경 및 전형적인 시뮬레이션 결과를 논의하고 있다. 의도는 레지스트에서 완전히 노광된 상을 만들어내는 것이나, 본 공정이 필요로 하는 상을 부족노출하고 초점을 맞추지 않는데 필요한 것이 이것에 내재되어 있다.
예를들어, 2.5마이크로미터 개공 마스크로, 5X 축소 투영기 스테퍼로, 노광된 영역은 제3도의 62에서 보이는 것처럼 0.1마이크로미터로 선택된다. 노광된 영역사이의 간격은 제2A도 및 제2B도에서 완전히 노광된 0.5마이크로미터 대신 0.9마이크로미터이다. 레지스트는 이 시점에서 현상되지 않는다. 마스크는 이번엔 이 경우에는 스테퍼에서 0.5마이크로미터일 수 있고 레지스트에서 0.1마이크로미터 이동으로 결과되는 확정된 짧은 거리만큼 이동된다. 전과 동일한 부족노광 및/또는 상의 초점을 맞추지 않는 것이 반복되어 제4도에 보이는 것처럼 노광된 영역(63)을 만들어준다.
약 0.1마이크로미터의 균일한 폭 및 약 0.1마이크로미터의 균일한 간격의 노광된 영역(62,63,64,65 및 66)을 갖는 제4도에서 보이는 것과 같은 노광된 레지스트 구조를 만들어내기 위해 마스크가 반복적으로 이동되고 부족노광 및/또는 상의 초점을 맞추지 않는 것이 수행된다. 레지스트는 현상된 레지스트층(68)에서 규칙적인 마이크로스코픽 리플(70)을 만들어내기 위해 해당분야에서 잘 이해되고 있는대로 현상된다. 이 기술에 의해, 0.5마이크로미터 발생기술 석판인쇄 능력에서 0.1마이크로미터의 현상된 리플 구멍 및 레지스트상에 0.1마이크로미터 간격이 생성된다.
제5도의 구조는 레지스트층(68) 및 다결정 실리콘층(32)을 둘다 지향적으로 그리고 균일하게 에치하는데 적당한 분위기를 갖는 이방성 에칭 챔버안에 놓인다. 에칭의 결과는 다결정 실리콘층(32)에서(제5도에서 대시선으로 보이는 것처럼) 규칙적인 마이크로스코픽 리플(72)의 형성이다. 에칭의 분위기는 일예로서 CF4: Cl2: O2의 비가 25 : 25 : 2이고 에칭의 조건은 280mTorr의 압력 및 13.56MHz 주파수에서 400와트의 전력이다. 이 조건에서 폴리실리콘의 레지스트의 에칭율은 약 1.2대 1 내지 0.8대 1이다.
위상이동기술이 사용되면, 해상도가 개선될 수 있다는 것도 알려져 있다. 예를들어 I-라인 스테퍼에서, 0.5마이크로미터는 상술한 것처럼 종래의 접근방식으로 분해될 수 있다. 위상이동기술의 사용으로, 0.3마이크로미터가 분해될 수 있다. 그러나, 0.1마이크로미터 또는 그 이하는 위상이동기술로는 현재 불가능하다. 일본 응용물리학회가 후원한 일본 가나자와에서 7월 15일부터 18일까지 열린 1991년도 4차 마이크로프로세스 회의에서 티. 테라사와의 다수의 위상이동기술-응용 및 전망이란 논문에서 위상이동기술의 원리를 기술하고 있다. 본 발명의 제1실시예에 위상이동을 사용하는 것은 0.1리플을 만들어내는데 마스크의 이동수의 감소를 가능하게 한다.
잔류 레지스트는 해당분야에서 알려진 바와 같이 산소회화(oxygen ashing)에 의해 제거된다. 잔류 레지스트의 제거에 뒤이어, 종래의 석판인쇄 및 에칭 기술을 사용하여 리플 패턴된 제1폴리실리콘층이 패턴화 된다.
공정은 제1도와 관련해서 계속된다. 얇은 유전체층(38)이 퇴적된다. 이 층은 커패시터 유전체 역할을 한다. 얇은 유전체 또는 절연층은 약 30 내지 250옹스트롬 범위가 바람직한 두께를 가진다. 유전체층의 재료는 고유전율을 가지며 연속적인 핀홀없는 층을 형성하는 적당한 재료라면 어느 것이라도 될 수 있다. 유전체층은 전체 두께가 약 40 내지 150옹스트롬인 실리콘 산화물-실리콘 질화물-실리콘 산화물(ONO)의 복합층인 것이 바람직하다. 또 다른 대안으로 장래에 특히 중요성이 있는 것은 5산화탄탈륨 또는 2산화 실리콘 및/또는 실리콘 질화물과 결합된 유전체 탄탈륨 산화물이다.
탄탈륨 산화물 또는 5산화탄탈륨의 바람직한 두께는 약 150옹스트롬 내지 1000옹스트롬 사이이다. 재료는 C=E/d가 되는 커패시턴스(C), 유전율(E) 및 유전체 두께(d) 사이의 잘 알려진 관계식에서 유전율이 커야 하기 때문에 재료는 특히 중요성이 있다. 이산화실리콘의 유전율은 3.9이고 실리콘 질화물은 8.0이고 5산화 탄탈륨은 22.0이다. 따라서, 5산화탄탈륨의 유효두께는 이산화실리콘보다 약 5분지 1정도 얇다.
탄탈륨 산화물은 예를들어 IEDM 86페이지 680 내지 683에서 발표된 엠. 사이토외 다수가 쓴 화학증착법에 의해 성장된 얇은 TA2O5막의 전기적 특성, IEDM 89페이지 43 내지 46에서 발표된 와이, 누마사와외 다수가 쓴 DRAM 스택 커패시터에 대한 TA2O5플라즈마 기술에서 제시하는 것과 같은 화학증착법을 포함한 여러가지 잘 알려진 방법 및 IDEM 86페이지 684 내지 687에서 발표된 에이치. 신리키외 다수가 쓴 최종 STC DRAM에 있어서 산화된 TA2O5/SI3N4유전체 막이 보여주는 것처럼 리액티브 스퍼터링 퇴적에 의해서 퇴적될 수 있다.
제1도에서 보이는 것처럼, 제2다결정 실리콘층(40)이 층(38)위에 퇴적되고 제2 또는 플레이트 전극으로 역할하도록 패턴을 만든다. 제1다결정 실리콘층(32)은 커패시터의 축적노드이다. 제2다결정 실리콘층은 또한 불순물로 도포되는데, ㎤당 원자수 약 1018내지 1021범위의 농도로 도프되는 것이 바람직하다.
이제 제6도 내지 제8도를 참조하면, 상기 방법의 수정 및 제2실시예는 레지스트층(82)과 폴리실리콘층(32) 사이에 실리콘 산화물(80)과 같은 얇은 층을 사용한다. 박층(80)은 약 200 내지 1000옹스트롬 사이일 수 있다. 레지스트층은 제1실시예에서보다 더 얇을 수도 있고 노광은 거의 레지스트층을 통해서 이루어질 수 있다. 레지스트의 두께는 약 500 내지 1000옹스트롬 사이이다. 부족노광, 초점을 맞추지 않는 것 또는 결합된 부족노광 및 초점을 맞추지 않는 노광기술은 노광된 영역(83)을 갖는 제6도의 구조를 만들어내기 위해 제1실시예에서처럼 수행된다. 본 예에서는 위상이동 마스크 기술을 사용하므로 0.5마이크로미터 간격을 보여주고 있다. 다른 영역(제6도에서는 보이지 않으나 현상결과는 제7도에 보인다)을 노광하기 위해 위상 이동 마스크 기술을 사용하면 마스크는 두번 이동되어 노광되기만 하면 된다.
레지스트의 현상은 제7도에서 보이는 것처럼 제1실시예에서와 같이 현상된 레지스트층(85)에 리플을 만들어낸다. 레지스트층 및 실리콘 산화물과 같은 박층은 실리콘 산화물층의 표면에 규칙적인 마이크로스코픽 리플의 패턴을 생성하기 위해 균일하게 그리고 이방성으로 에칭된다. 이것은 제7도에서 대시선으로 나타내었고 나머지 레지스트층(85)의 에칭후는 제8도에 보인다. 리플 패턴을 가진 실리콘 산화물(80)과 같은 박층은 다결정 실리콘층의 표면에 리플 패턴을 생성하기 위해 제1다결정층을 균일하게 그리고 이방성으로 에칭하는데 마스크로서 사용된다. 실리콘 산화물과 폴리실리콘 사이에 높은 선택도를 가진 많은 에칭제가 있다. 한가지 효과적인 에칭액은 100mTorr의 압력 13.56MHz에서 175와트의 전력의 HCl+Cl2+O2(비율은 60 : 8 : X)이다.
선택비는 폴리실리콘 대 실리콘 산화물이 200대 1이다. (크게 확대된 리플 패턴이지만)제1도에서 보이는 층(32)에서 결과되는 폴리실리콘 마이크로스코픽 리플은 복제하기가 매우 쉽고 제1실시예보다 층(32)에서 훨씬 더 깊고 예리한 리플 트렌치를 형성한다. 커패시터의 형성은 제1실시예에 대해서 기술한 것처럼 계속된다.
소오스 영역(24)에 대한 비트라인(44) 접촉과 같은 단결정 실리콘 영역에 대한 금속접촉의 완성은 종전식으로 달성된다. 절연구조(42)는 예를들어 이산화실리콘의 층 및 더 두꺼운 붕인규산유리, 인규산유리 또는 유사한 절연층으로 구성될 수 있다. 이들 층의 동작 두께는 산화물층에 대해서는 약 1000 내지 2000옹스트롬 사이이고 유리층에 대해서는 약 2000 내지 10,000 또는 그 이상 사이이다. 이들 층은 전형적으로 저압 또는 대기압에서 또는 플라즈마 증강 리액티브 챔버에서 화학증착법에 의해 퇴적된다.
접촉창 또는 개공은 절연층 구조를 통해서 디바이스 영역에 있는 소오스 영역(24) 또는 그런 종류의 다른 것에 형성된다. 다른 영역에 대해서는 개공이 보이지 않는데, 왜냐하면 그들은 제1도의 단면밖에 있기 때문이다. 공정 단계는 석판인쇄 및 절연층 구조(42)의 양 구성요소를 이방성으로 에치할 RIE 공정을 사용하는 것이 바람직한 에칭 기술에 의해 이루어진다. 전형적인 RIE 공정은 불소를 포함하는 에칭 화학제를 사용한다. 이들 산화물/유리층 에칭공정은 해당분야의 사람들에게 잘 알려져 있다. 접촉장 개공의 크기는 에칭 및 석판인쇄 패터닝 능력의 한계만큼 작을 수 있다.
비트라인금속 또는 복합금속층 또는(텅스텐 폴리시드와 같은) 폴리시드 복합층(44)이 개공위에 그리고 개공의 측면에서 노광된 디바이스 영역(24) 및 절연층 구조(42)위에 퇴적된다. 이 층은 예를들어 화학증착법 또는 스퍼터링에 의해 퇴적될 수도 있다. 동작두께는 약 2000 내지 10,000옹스트롬 사이이고 바람직한 두께는 약 5000 내지 7000옹스트롬 사이이다. 층(44)의 두께는 접촉구멍의 높이 및 측면형상을 달려있다. 이 금속층은 알루미늄, 알루미늄-실리콘, 알루미늄-실리콘-동, 폴리시드, 전도성으로 도프된 폴리실리콘, 텅스텐 또는 그런 종류의 다른 것이면 된다. 또 다르게는, 배리어 금속층(도면에서 보이지 않음)이 이 금속층 아래에 사용될 수 있다.
다른 단계의 금속부는 폴리실리콘 비트라인(44)위에 적당한 절연층(45)을 퇴적함으로써 형성된다. 이 층은 예를들어 해당분야에서 알려진 것처럼 실리콘 산화물, 경화 스핀-온-유리 및 실리콘 산화물의 복합층일 수도 있다. 금속부(50)는 전형적으로 알루미늄, 알루미늄/실리콘, 텅스텐 또는 알루미늄/실리콘/동일 수 있는데, 제1도에 보이는 최종 구조를 만들어내기 위해 종래의 증착, 스퍼터링, 화학증착 또는 그런 유사한 것에 의해 퇴적되고 석판인쇄 및 에칭기술에 의해 패턴화된다.
유효 커패시터 면적은, 전극의 규칙적인 리플 표면으로 인하여, 커패시터의 단위평면면적당 전가 커패시턴스를 대략 50% 내지 100% 또는 그 이상 증가시킨다. 이것은 ONO 유전체가 사용되는 본 발명에 의한 설명처럼 단순한 스택 커패시터로서 16메가비트, 64메가비트, 256메가비트의 DRAM을 조립하는 것을 가능하게 한다. 16 내지 256메가비트 DRAM에 대한 커패시터를 다른 식으로 만들어내는 것은 ONO를 사용하는 3차원의 복잡한 커패시터 구조를 요할 것이다. 본 발명을 사용할 때는, 탄탈륨 산화물 유전체 재료를 사용하여 1기가비트 또는 그 이상의 DRAM이 가능하다.
본 발명은 바람직한 실시예와 관련해서 특정적으로 나타내었고 기술되었지만, 발명의 사상 및 범위를 벗어남이 없이 형태 및 상세한 것에서 여러가지 변경이 이루어질 수 있다는 것은 해당분야에 숙련된 사람은 이해할 것이다.

Claims (37)

  1. 단결정 반도체 기판상에 조립되는 규칙적인 마이크로스코픽 리플 표면 커패시터를 만들어내기 위한 방법으로서, 베이스 절연층 및 상기 기판을 노출하는 접촉개공위에 부분적으로 완성된 디바이스 구조상에 제1커패시터 플레이트를 형성하기 위해 제1다결정 실리콘층을 퇴적하는 것과; 상기 제1다결정 실리콘층 위에 레지스트층을 형성하는 것과; 상기 레지스트층에 리플상을 만들기 위해 부족노광, 상초점을 맞추지 않거나 또는 결합된 부족노광 및 상초점을 맞추지 않는 정도의 양으로 렌즈 시스템을 통한 복사 에너지에 계획된 상기 커패시터의 면적에 규칙적인 간격을 갖는 개공의 패턴을 갖는 마스크를 통해 상기 레지스트층을 노광하는 것과; 상기 마스크를 일정한 짧은 거리만큼 이동하는 것과; 상기 레지스트층에 리플상을 만들기 위해 부족노광, 상초점을 맞추지 않거나 또는 결합된 부족노광 및 상초점을 맞추지 않는 정도의 양으로 렌즈 시스템을 통한 복사 에너지에 상기 이동된 마스크를 통해 상기 레지스트층을 노광하는 것과; 상기 규칙적인 마이크로스코픽 리플의 패턴이 상기 레지스트층에서 형성될 때까지 상기 마스크를 이동하여 상기 레지스트를 노광하는 상기 단계를 반복하는 것과; 규칙적인 마이크로스코픽 리플의 상기 패턴을 레지스트층의 표면에 남기기 위해 상기 레지스트층을 현상하는 것과; 상기 제1다결정층의 표면에 상기 규칙적인 마이크로스코픽 리플의 패턴을 만들기 위해 상기 레지스트층 및 상기 제1다결정 실리콘층을 균일하게 이방성으로 에칭하는 것과; 나머지 상기 레지스트층을 제거하는 것과; 상기 제1다결정층의 표면위에 커패시터 유전체층을 형성하기 위해 절연층을 퇴적하는 것과; 제2커패시터 플레이트를 형성하여 상기 마이크로스코픽 표면 커패시터를 완성하기 위해 상기 절연층위에 제2다결정 실리콘층을 퇴적하는 것을 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 규칙적인 개공의 상기 패턴은 X 및 Y 양 방향으로 균일하고 약 2.5마이크로미터보다 작고 상기 개공사이의 간격은 균일하게 약 2.5마이크로미터보다 작고 5X 축소 투영 스테퍼가 사용되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 위상이동기술이 마스크의 해상도를 개선하기 위해 사용되고 상기 마스크 이동 반복은 원하는 상기 규칙적인 마이크로스코픽 리플을 만들어내는데 약 3번 미만이면 되는 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 마스크를 이동하는 상기 거리는 약 0.5 내지 0.1마이크로미터 사이이고 이동 반복은 원하는 상기 규칙적인 마이크로스코픽 리플을 만들어내는데 약 10번 미만이면 되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 레지스트층의 두께는 약 2000 내지 5000옹스트롬 사이이고 상기 레지스트층 및 제1다결정 실리콘층의 상기 에칭은 비율이 25 : 25 : 2인 CF4+Cl2+O2의 주위조건에 노출시킴으로써 달성되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 규칙적인 마이크로스코픽 리플의 상기 패턴은 상기 제1다결정 실리콘층에서 약 0.1마이크로미터보다 작은 리플 크기 및 약 0.1마이크로미터보다 작은 간격을 가지는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 리플 깊이는 약 0.05 내지 0.2마이크로미터 사이인 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 기판을 노출시키는 상기 접촉 개공은 상기 제1다결정 실리콘층을 상기 기판의 소오스/드레인 영역에 접촉되도록 하고 부분적으로 완성된 구조는 DRAM이 되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 절연층의 두께는 약 30 내지 250옹스트롬 사이인 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 절연층은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물의 복합층인 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 얇은 절연층은 적어도 탄탈륨 산화물을 포함하는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 상기 제2다결정 실리콘층의 두께는 약 500 내지 5000옹스트롬 사이인 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 상기 리플 표면 커패시터는 전계 효과 트랜지스터와 결합되어 만들어지고 고밀도 DRAM에 사용되도록 되어 있는 것을 특징으로 하는 방법.
  14. 제1항에 있어서, 상기 레지스트층의 상기 제거에 뒤이어, 상기 제1다결정 실리콘층이 상기 커패시터의 전극으로서 패턴화되는 것을 특징으로 하는 방법.
  15. 단결정 반도체 기판상에 조립되는 규칙적인 마이크로스코픽 리플 표면 커패시터를 만들어내기 위한 방법으로서, 베이스 절연층 및 상기 기판을 노출하는 접촉개공위에 부분적으로 완성된 디바이스 구조상에 제1커패시터 플레이트를 형성하기 위해 제1다결정 실리콘층을 퇴적하는 것과; 상기 제1다결정 실리콘층 위에 다결정 실리콘용의 고도로 선택적인 에칭 마스크가 될 수 있는 층을 형성하는 것과; 상기 제1층위의 상기 층위에 레지스트층을 형성하는 것과; 상기 레지스트층에 리플상을 만들기 위해 부족노광, 상초점을 맞추지 않거나 또는 결합된 부족노광 및 상초점을 맞추지 않는 정도의 양으로 렌즈 시스템을 통한 복사 에너지에 계획된 상기 커패시터의 면적에 규칙적인 간격을 갖는 개공의 패턴을 갖는 마스크를 통해 상기 레지스트층을 노광하는 것과; 상기 마스크를 일정한 짧은 거리만큼 이동하는 것과; 상기 레지스트층에 리플상을 만들기 위해 부족노광, 상초점을 맞추지 않거나 또는 결합된 부족노광 및 상초점을 맞추지 않는 정도의 양으로 렌즈 시스템을 통한 복사 에너지에 상기 이동된 마스크를 통해 상기 레지스트층을 노광하는 것과; 상기 규칙적인 마이크로스코픽 리플의 패턴이 상기 레지스트층에서 형성될 때까지 상기 마스크를 이동하여 상기 레지스트를 노광하는 상기 단계를 반복하는 것과; 규칙적인 마이크로스코픽 리플의 상기 패턴을 레지스트층의 표면에 남기기 위해 상기 레지스트층을 현상하는 것과; 규칙적인 마이크로스코픽 리플 마스크의 상기 패턴을 만들기 위해 상기 레지스트층 및 상기 제1층위의 상기 층을 균일하고 이방성으로 에칭하는 것과; 나머지 상기 레지스트층을 제거하는 것과; 상기 제1다결정층의 표면속으로 상기 규칙적인 마이크로스코픽 리플을 균일하고 이방성으로 에칭하는 것과; 상기 제1층위의 나머지 상기 층을 제거하는 단계; 상기 제1다결정층의 표면위에 커패시터 유전체층을 형성하기 위해 절연층을 퇴적하는 것과; 제2커패시터 플레이트를 형성하여 상기 규칙적인 마이크로스코픽 표면 커패시터를 완성하기 위해 상기 절연층위에 제2다결정 실리콘층을 퇴적하는 것을 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 제1층위의 상기 층은 실리콘 산화물이고, 상기 레지스트층의 두께는 약 500 내지 1000옹스트롬 사이이고 상기 실리콘 산화물층의 두께는 약 200 내지 1000옹스트롬 사이인 것을 특징으로 하는 방법.
  17. 제15항에 있어서, 규칙적인 개공의 상기 패턴은 X 및 Y 양 방향으로 균일하고 약 2.5마이크로미터보다 작고 상기 개공사이의 간격은 균일하게 약 2.5마이크로미터 작고 5X 축소 투영 스테퍼가 사용되는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 위상이동기술이 마스크의 해상도를 개선하는데 사용되고 상기 마스크 이동 반복은 원하는 상기 규칙적인 마이크로스코픽 리플을 만들어내는데 약 3번 미만이면 되는 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 마스크를 이동하는 상기 거리는 약 0.5 내지 0.1마이크로미터 사이이고 이동 반복은 원하는 상기 규칙적인 마이크로스코픽 리플을 만들어내는데 약 10번 미만이면 되는 것을 특징으로 하는 방법.
  20. 제15항에 있어서, 규칙적인 마이크로스코픽 리플의 상기 패턴은 상기 제1다결정 실리콘층에서 약 0.1마이크로미터 미만의 리플 크기 및 약 0.1마이크로미터 미만의 간격을 갖는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 리플 깊이는 약 0.05 내지 0.2마이크로미터 사이인 것을 특징으로 하는 방법.
  22. 제15항에 있어서, 상기 기판을 노출하는 상기 접촉 개공은 상기 제1다결정 실리콘층을 상기 기판의 소오스/드레인 영역에 접촉되도록 하고 부분적으로 완성된 구조는 DRAM이 되는 것을 특징으로 하는 방법.
  23. 제15항에 있어서, 상기 절연층의 두께는 약 30 내지 250옹스트롬 사이인 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 상기 절연층은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물의 복합층인 것을 특징으로 하는 방법.
  25. 제23항에 있어서, 상기 얇은 절연층은 적어도 탄탈륨 산화물을 포함하는 것을 특징으로 하는 방법.
  26. 규칙적인 마이크로스코픽 리플 표면을 갖는 제1다결정 실릴콘 전극층으로서, 상기 리플 표면은 상기 제1다결정 실리콘층에서 실질적으로 균일한 약 0.1마이크로미터보다 작은 리플 크기 및 약 0.1마이크로미터 보다 작은 간격을 갖는 제1다결정 실리콘 전극층과; 상기 리플 표면을 덮는 얇은 유전체층과; 상기 유전체층을 덮는 제2전극층과; 상기 커패시터를 형성하기 위해 상기 제1 및 제2전극을 전기적으로 접속하기 위한 수단을 구비하는 것을 특징으로 하는 스택 커패시터.
  27. 제26항에 있어서, 상기 제2전극은 다결정 실리콘으로 구성되는 것을 특징으로 하는 스택 커패시터.
  28. 제26항에 있어서, 상기 얇은 유전체는 전체 두께가 약 40 내지 150옹스트롬 사이의 ONO인 것을 특징으로 하는 스택 커패시터.
  29. 제26항에 있어서, 상기 얇은 유전체는 실리콘 산화물을 포함하는 것을 특징으로 하는 스택 커패시터.
  30. 제26항에 있어서, 상기 얇은 유전체는 전체 두께가 약 150과 1000옹스트롬 사이인 탄탈륨 산화물을 포함하는 것을 특징으로 하는 스택 커패시터.
  31. 제30항에 있어서, 상기 탄탈륨 산화물은 5산화탄탈륨인 것을 특징으로 하는 스택 커패시터.
  32. 제26항에 있어서, 상기 리플 표면 커패시터는 전계 효과 트랜지스터와 결합해서 만들어지고 고밀도 DRAM에서 사용되도록 되어 있는 것을 특징으로 하는 스택 커패시터.
  33. 전계 효과 트랜지스터와; 리플 표면을 갖는 제1다결정 실리콘 전극층으로서, 상기 리플 표면은 상기 제1다결정 실리콘층에서 실질적으로 균일한 약 0.1마이크로미터보다 작은 리플 크기 및 약 0.1마이크로미터 보다 작은 간격을 갖는 제1다결정 실리콘층과, 상기 리플 표면을 덮는 얇은 유전체층과, 상기 유전체층을 덮는 상기 전극층과, 상기 커패시터를 형성하기 위해 상기 제1 및 제2전극을 전기적으로 접속하기 위한 수단을 포함하는 스택 커패시터를 구비하는 것을 것을 특징으로 하는 DRAM 집적회로 셀 구조.
  34. 제33항에 있어서, 상기 얇은 유전체는 전체 두께가 약 40 내지 150옹스트롬 사이인 ONO인 것을 특징으로 하는 셀 구조.
  35. 제33항에 있어서, 상기 얇은 유전체는 실리콘 산화물을 포함하는 것을 특징으로 하는 셀 구조.
  36. 제33항에 있어서, 상기 얇은 유전체는 전체 두께가 약 150과 1000옹스트롬 사이인 탄탈륨 산화물을 포함하는 것을 특징으로 하는 셀 구조.
  37. 제36항에 있어서, 상기 탄탈륨 산화물은 5산화탄탈륨인 것을 특징으로 하는 셀 구조.
KR1019920000583A 1991-10-02 1992-01-16 고밀도 dram을 위한 리플형 폴리실리콘 표면 커패시터 전극 플레이트 Expired - Fee Related KR0127644B1 (ko)

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244842A (en) * 1991-12-17 1993-09-14 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
TW221720B (ko) * 1991-11-15 1994-03-11 Gold Star Co
US5238862A (en) * 1992-03-18 1993-08-24 Micron Technology, Inc. Method of forming a stacked capacitor with striated electrode
KR950009282B1 (ko) * 1992-07-14 1995-08-18 현대전자산업주식회사 워드선 분기시의 금속 콘택 형성 방법
US5482882A (en) * 1994-03-18 1996-01-09 United Microelectronics Corporation Method for forming most capacitor using polysilicon islands
US5466627A (en) * 1994-03-18 1995-11-14 United Microelectronics Corporation Stacked capacitor process using BPSG precipitates
US5492848A (en) * 1994-03-18 1996-02-20 United Microelectronics Corp. Stacked capacitor process using silicon nodules
US5427974A (en) * 1994-03-18 1995-06-27 United Microelectronics Corporation Method for forming a capacitor in a DRAM cell using a rough overlayer of tungsten
US5482885A (en) * 1994-03-18 1996-01-09 United Microelectronics Corp. Method for forming most capacitor using poly spacer technique
US5512768A (en) * 1994-03-18 1996-04-30 United Microelectronics Corporation Capacitor for use in DRAM cell using surface oxidized silicon nodules
US5538592A (en) * 1994-07-22 1996-07-23 International Business Machines Corporation Non-random sub-lithography vertical stack capacitor
US7705383B2 (en) 1995-09-20 2010-04-27 Micron Technology, Inc. Integrated circuitry for semiconductor memory
US6967369B1 (en) * 1995-09-20 2005-11-22 Micron Technology, Inc. Semiconductor memory circuitry
JPH09260383A (ja) * 1996-03-22 1997-10-03 Sony Corp 半導体装置の製造方法
US5821142A (en) * 1996-04-08 1998-10-13 Vanguard International Semiconductor Method for forming a capacitor with a multiple pillar structure
TW373320B (en) * 1996-05-27 1999-11-01 United Microelectronics Corporaiton Structure and production method of capacitor of dynamic RAM
US5776660A (en) * 1996-09-16 1998-07-07 International Business Machines Corporation Fabrication method for high-capacitance storage node structures
US6251720B1 (en) 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
US5679596A (en) * 1996-10-18 1997-10-21 Vanguard International Semiconductor Corporation Spot deposited polysilicon for the fabrication of high capacitance, DRAM devices
US6020256A (en) * 1996-12-18 2000-02-01 Lucent Technologies Inc. Method of integrated circuit fabrication
US5811344A (en) * 1997-01-27 1998-09-22 Mosel Vitelic Incorporated Method of forming a capacitor of a dram cell
US5759894A (en) * 1997-02-28 1998-06-02 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor using HSG-Si
TW346643B (en) * 1997-08-01 1998-12-01 Holtek Microelectronics Inc Process for producing polycide with fine line width
US6265263B1 (en) * 1998-02-19 2001-07-24 Texas Instruments - Acer Incorporated Method for forming a DRAM capacitor with porous storage node and rugged sidewalls
US6156597A (en) * 1998-06-09 2000-12-05 Promos Technologies, Inc. Additional buffer layer for eliminating ozone/tetraethylorthosilicate sensitivity on an arbitrary trench structure
US6358793B1 (en) * 1999-02-26 2002-03-19 Micron Technology, Inc. Method for localized masking for semiconductor structure development
US6346455B1 (en) * 2000-08-31 2002-02-12 Micron Technology, Inc. Method to form a corrugated structure for enhanced capacitance
US6498088B1 (en) 2000-11-09 2002-12-24 Micron Technology, Inc. Stacked local interconnect structure and method of fabricating same
US6887755B2 (en) * 2003-09-05 2005-05-03 Micron Technology, Inc. Methods of forming rugged silicon-containing surfaces
US6999298B2 (en) * 2003-09-18 2006-02-14 American Semiconductor, Inc. MIM multilayer capacitor
KR100754126B1 (ko) * 2005-11-23 2007-08-30 삼성에스디아이 주식회사 액정표시장치 어레이 기판 및 그 제조방법
US8236645B1 (en) * 2011-02-07 2012-08-07 GlobalFoundries, Inc. Integrated circuits having place-efficient capacitors and methods for fabricating the same
RU2559336C1 (ru) * 2014-05-15 2015-08-10 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский университет "МИЭТ" (МИЭТ) Способ микропрофилирования кремниевых структур
CN117374055B (zh) * 2023-11-21 2024-06-25 宜确半导体（苏州）有限公司 一种三维半导体结构、三维电容器及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694655A (en) * 1979-12-27 1981-07-31 Fujitsu Ltd Semiconductor device
US5071783A (en) * 1987-06-17 1991-12-10 Fujitsu Limited Method of producing a dynamic random access memory device
JP2564316B2 (ja) * 1987-08-10 1996-12-18 株式会社日立製作所 半導体装置およびその製造方法
KR930008580B1 (ko) * 1990-06-22 1993-09-09 현대전자산업 주식회사 표면적이 극대화된 실리콘층 및 그 제조방법
US5082797A (en) * 1991-01-22 1992-01-21 Micron Technology, Inc. Method of making stacked textured container capacitor
US5112773A (en) * 1991-04-10 1992-05-12 Micron Technology, Inc. Methods for texturizing polysilicon utilizing gas phase nucleation
US5130885A (en) * 1991-07-10 1992-07-14 Micron Technology, Inc. Dram cell in which a silicon-germanium alloy layer having a rough surface morphology is utilized for a capacitive surface

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