KR0123057Y1

KR0123057Y1 - Semiconductor device

Info

Publication number: KR0123057Y1
Application number: KR2019970008363U
Authority: KR
Inventors: 허진구
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1993-10-06
Filing date: 1997-04-21
Publication date: 1999-02-18

Abstract

본 고안은 반도체 장치에 관한 것으로 특히 반도체 설계시의 제한을 완하시키고 반도체 장치의 신뢰도를 향상시킬 수 있도록 한 것으로써, 상기 목적을 달성하기 위해 본 고안의 반도체 장치는 반도체 기판상에 어셈블리시 상기 반도체기판과 본딩패드의 단락을 방지하기 위한 반도체장치에 있어서, 상기 반도체 기판상에 다수의 소자들로 이루어진 반도체칩과, 상기 소자형성을 위한 불순물 주입시 상기 기판과 반대도전형의 불순물이 상기 반도체칩 사이의 기판에 동시에 주입되어 상기 기판과 더불어 전기적회로를 이루는 불량방지패턴을 포한하여 구성되어 분딩와이어의 단락에 의한 불량을 방지할 수 있고 이에 따라 칩 설계시의 제한을 완하시킬 수 있다.The present invention relates to a semiconductor device, and in particular, to reduce the limitations in semiconductor design and to improve the reliability of the semiconductor device. To achieve the above object, the semiconductor device of the present invention is assembled to a semiconductor substrate. A semiconductor device for preventing a short circuit between a substrate and a bonding pad, wherein a semiconductor chip comprising a plurality of devices on the semiconductor substrate, and an impurity opposite to the substrate when an impurity is implanted to form the device Including a defect prevention pattern that is injected into the substrate at the same time to form an electrical circuit together with the substrate can prevent the defect due to short-circuit of the divided wire, thereby reducing the limitations in chip design.

Description

Semiconductor devices

제1도는 본 고안의 반도체 장치의 제조방법을 나타낸 도면.1 is a view showing a method of manufacturing a semiconductor device of the present invention.

제2도는 본 고안의 반도체 장치의 단면도.2 is a cross-sectional view of a semiconductor device of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체 기판 2 : 불량방지패턴1: semiconductor substrate 2: defect prevention pattern

3 : 칩 4 : 칩의 회로영역3: chip 4: circuit area of the chip

5 : 리드프레임 6 : 본딩 와이어5: lead frame 6: bonding wire

7 : 에폭시 10 : 스크라이브래인7: epoxy 10: scribe crane

본 고안은 반도체 장치에 관한 것으로, 특히 반도체 설계시의 제한을 완화시키고 반도체장치의 신뢰도를 향상시킬 수 있도록 한 것이다.The present invention relates to a semiconductor device, and in particular, to relax the limitations in semiconductor design and to improve the reliability of the semiconductor device.

종래의 반도체 설계 및 제조시 반도체 기판상에 다수의 반도체칩을 일정한 간격으로 배열하게 되는데, 이때 칩과 칩 사이에는 반도체 제조시 필요한 테스트 패턴(Test pattern)을 넣어 제조하거나 또는 아무런 패턴도 넣지 않고 제조한다.In the conventional semiconductor design and manufacturing, a plurality of semiconductor chips are arranged on a semiconductor substrate at regular intervals. In this case, a test pattern necessary for semiconductor manufacturing is inserted between the chips and the chip, or manufactured without any patterns. do.

그러나 이런한 상태로 어셈블리(assembly)를 할 경우 칩상의 본딩패드가 칩의 가장자리로부터 멀리 떨어져 있는 등의 문제로 IC조립의 와이어 본딩(wire bonding)시 본딩와이어가 너무 길어져 와이어가 칩 가장자리에 단락(short)되어 어셈블리에 불량이 발생하거나 어셈블리 완료 후 칩의 특성이 바뀌어 불량의 원인이 된다.However, when the assembly is performed in this state, the bonding pads on the chip are far from the edge of the chip, and the bonding wire becomes too long during the wire bonding of the IC assembly. short) to cause a defect in the assembly or to change the characteristics of the chip after assembly is completed, causing the failure.

현재, 사용중인 반도체 제조공정에서는 반도체 기판상의 칩과 칩의 스크라이브래인(scribe lane)에 아무런 회로를 넣지 않아 반도체 어셈블리시에 본딩와이어가 칩 가장자리에서 단락되어 불량이 발생하고 반도체 회로 설계시 본딩패드를 칩 가장자리로 배열해야만 하는 많은 제약이 있었다.Currently, in the semiconductor manufacturing process in use, no circuit is put into the chip on the semiconductor substrate and the scribe lane of the chip, so that the bonding wire is shorted at the edge of the chip during the semiconductor assembly, and defects occur. There are many constraints that must be arranged at the chip edge.

본 고안은 상술한 문제점을 해결하기 위한 것으로, 반도체 기판상에 형성되는 칩과 칩 사이에 불량방지패턴을 형성하여 어셈블리시 본딩패드의 단락에 의한 불량을 방지하여 반도체 장치의 신뢰성을 향상시키고 반도체 회로 설계시의 본딩패드의 위치제약을 완하시키는데 그 목적으로 한다.The present invention is to solve the above problems, by forming a defect prevention pattern between the chip and the chip formed on the semiconductor substrate to prevent defects due to short circuit of the bonding pad during assembly to improve the reliability of the semiconductor device and semiconductor circuit It aims to alleviate the positional constraint of the bonding pad in the design.

상기 목적을 달성하기 위해 본 고안의 반도체 장치는 반도체 기판상에 어셈블리시 상기 반도체기판과 본딩패드의 단락을 방지하기 위한 반도체장치에 있어서, 상기 반도체 기판상에 다수의 소자들로 이루어진 반도체칩과, 상기 소자형성을 위한 불순물 주입시 상기 기판과 반대도전형의 불순물이 상기 반도체칩 사이의 기판에 동시 주입되어 상기 기판과 더불어 전기적 회로를 이루는 불량방지패턴을 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device for preventing a short circuit between the semiconductor substrate and a bonding pad when assembled on a semiconductor substrate, the semiconductor chip comprising a plurality of elements on the semiconductor substrate, When the impurity is implanted for forming the device is characterized in that it comprises a defect prevention pattern that is simultaneously implanted into the substrate between the substrate and the semiconductor chip between the semiconductor chip and the electrical circuit together with the substrate.

이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도에 본 고안에 의한 반도체 장치를 도시하였다.1 shows a semiconductor device according to the present invention.

본 고안의 반도체 장치는 제1도(a)와 같이 반도체 제조시 반도체 기판상의 칩(3)과 칩(3)사이의 스크라이브래인(10)에 불량방지를 위한 패턴(2)이 형성된다.In the semiconductor device of the present invention, as shown in FIG. 1A, a pattern 2 for preventing defects is formed in a scribe line 10 between a chip 3 and a chip 3 on a semiconductor substrate during semiconductor manufacturing.

이와같이 칩과 칩 사이에 형성되는 불량방지패턴(2)은 기판과 반대도전형의 불순물을 도핑하여 형성되는 것으로 제1도(a)의 A-A'선에 따른 단면도인 제1도(b)에 도시한 바와 같이 p형 반도체 기판(1)에 n형 불순물 도핑영역(2)으로 된 불량패턴을 넣을 경우 어셈블리상에서 본딩와이어가 칩 가장자리에서 단락되면 전기적으로 다이오드가 형성된다.As described above, the defect prevention pattern 2 formed between the chip and the chip is formed by doping the substrate with an impurity of opposite conductivity type, and the cross-sectional view taken along the line A-A 'of FIG. As shown in FIG. 2, when a defective pattern including an n-type impurity doped region 2 is inserted into the p-type semiconductor substrate 1, a diode is electrically formed when the bonding wire is shorted at the chip edge on the assembly.

여기서, 참조부호 4는 개별칩의 회로영역을 나타낸다.Here, reference numeral 4 denotes a circuit area of the individual chip.

이때, 다이오드는 역방향 바이어스가 걸리므로 본딩와이어가 칩 가장자리에 단락되어도 회로에는 영향을 미치지 않게 된다.In this case, since the diode is reverse biased, even if the bonding wire is shorted to the chip edge, the circuit is not affected.

본 고안에서는 기판(1)을 P도전형으로 하고 불량방지패턴의 불순물 도핑영역(2)을 상기 기판(1)과 반대도전형의 N도전형으로 한다.In the present invention, the substrate 1 is a P conductive type, and the impurity doping region 2 of the defect prevention pattern is an N conductive type opposite to the substrate 1.

이와같은 경우에 있어서, 기판(1)과 불량방지패턴(기판과 반대도전형의 불순물 도핑영역((2)과는 PN다이오드와 같은 역할을 수행한다.In such a case, the substrate 1 and the defect prevention pattern (the impurity doping region (2) opposite to the substrate) play the same role as the PN diode.

그리고 기판(1)이 N도전형이고 불량방지패턴(2)이 P도전형일 경우에도 상기와 마찬가지로 다이오드 역할을 수행한다.In addition, even when the substrate 1 is N-conductive and the defect prevention pattern 2 is P-conductive, it functions as a diode.

여기서, N도전형의 기판(1)과 P도전형의 불량방지패턴(2)의 전위차를 설명하기 위해 CMOS소자를 예로들면 다음과 같다.Here, a CMOS element is exemplified to explain the potential difference between the N conductive substrate 1 and the P conductive failure prevention pattern 2.

일반적으로 CMOS트랜지스터 제조시 N도전형 기판내에 상기 기판과 반대로 전형의 P웰을 형성하게 되는데 여기서 이러한 CMOS소자를 구동시키기 위해서는 상기 N도전형의 기판을 전원전압과 연결하고 상기 P웰은 접지단자와 연결한다.In general, in the manufacture of a CMOS transistor, a conventional P well is formed in an N conductive substrate as opposed to the substrate. In order to drive such a CMOS device, the N conductive substrate is connected to a power supply voltage, and the P well is connected to a ground terminal. Connect.

따라서 상기 P웰은 상대적으로 N도전형의 기판보다 낮은 전위를 갖게된다.이는 PN다이오드에서 캐소드가 고전위이고 애노드가 상기 캐소드에 비해 저전위를 갖게되면 상기 PN다이오드를 통해 전류가 흐르는 현상은 발생되지 않는다.Therefore, the P well has a lower potential than a N-conductive substrate. When the cathode has a high potential in the PN diode and the anode has a low potential in comparison with the cathode, a current flows through the PN diode. It doesn't work.

이와 같이 칩 사이의 스크라이브래인에 형성되는 불량방지패턴의 크기는 본딩와이어의 직경과 반도체 제조 공정능력에 따라 결정된다.As described above, the size of the defect prevention pattern formed on the scribe lines between the chips is determined by the diameter of the bonding wire and the semiconductor manufacturing process capability.

어셈블리 공정시 사용되는 본딩와이어는 대개 25㎛∼32㎛이고, 반도체 제조공정 능력이 1.0㎛∼2.0㎛정도이므로 상기불량방지패턴의 형태도 이를 감안하여 제1도(c)에 도시된 바와 같이 그 폭은 약 40㎛정도로 하고 패턴과 패턴 사이의 간격은 2㎛정도로 할 수 있다.The bonding wire used in the assembly process is usually 25 µm to 32 µm, and the semiconductor manufacturing process capability is about 1.0 µm to 2.0 µm. Therefore, the shape of the defect prevention pattern is taken into consideration as shown in FIG. The width may be about 40 μm and the distance between the pattern and the pattern may be about 2 μm.

상기와 같이 반도체 기판상에 형성된 각각의 칩(3)들 사이에 불량방지패턴(2)을 형성한 후, 반도체 소자를 어셈블리하기 위해 각각의 칩(3)으로 쏘잉(Sawing)한 후의 단면도를 제1도(d)에 나타내었다.After the defect prevention pattern 2 is formed between the respective chips 3 formed on the semiconductor substrate as described above, a cross-sectional view after sawing with each chip 3 to assemble the semiconductor device is shown. 1 degree (d) is shown.

상기와 같이, 쏘잉한 후 어셈블리한 패키지의 단면을 제2도에 나타낸 바, 엣지(edge)부분에 불량방지패턴(2)이 형성된 개별칩(3)이 에폭시(epoxy)에 의해 리드프레임(lead frame)(5)에 부착되고 본딩와이어(6)에 의해 칩의 회로영역(4)이 외부의 리드프레임(5)과 연결된다As described above, the cross-section of the assembled package after sawing is shown in FIG. 2, and the individual chip 3 having the defect prevention pattern 2 formed on the edge portion is leaded by epoxy. is attached to the frame 5 and the circuit area 4 of the chip is connected to the external lead frame 5 by the bonding wire 6.

제2도에 도시된 바와 같이 어셈블리상에서 본딩와이어(6)가 칩 엣지에서 단락되어도 상기한 바와 같이 불량방지패턴(2)에 의해 전기적으로 다이오드가 형성되므로 회로에는 영향을 미치지 않게 되어 불량을 방지할 수 있게 된다.As shown in FIG. 2, even when the bonding wire 6 is short-circuited at the chip edge on the assembly, the diode is electrically formed by the failure prevention pattern 2 as described above, so that the circuit does not affect the failure. It becomes possible.

이상 상술한 바와 같이 본 고안에 의하면, 반도체 회로 설계시 본딩패드위치에 대한 제약이 완화된다.As described above, according to the present invention, the constraint on the bonding pad position in the design of the semiconductor circuit is relaxed.

또한 어셈블리시 칩의 안쪽에 있는 패드도 칩 엣지에서의 단락에 관계없이 작업이 가능하게 되며, 칩 엣지에 와이어가 단락되어도 불량이 발생하는 일이 없게 된다.In addition, the pad inside the chip during assembly can be operated regardless of the short circuit at the chip edge, and even if the wire is shorted at the chip edge, no defect occurs.

그리고 칩 설계시 리드프레임 패드 크기에 구애를 받지 않을 수 있게 된다.In addition, chip design can be made independent of leadframe pad size.

즉, 반도체 설계시의 제한이 완화되며, 반도체 장치의 신뢰도가 향상된다.In other words, the restrictions in designing the semiconductor are relaxed, and the reliability of the semiconductor device is improved.

Claims

A semiconductor device for preventing a short circuit between the semiconductor substrate and the bonding pad during assembly on a semiconductor substrate, comprising: a semiconductor chip comprising a plurality of elements on the semiconductor substrate, and opposite to the substrate when an impurity is formed for forming the device; And a defect prevention pattern in which conductive impurities are simultaneously injected into a substrate between the semiconductor chips to form an electrical circuit together with the substrate.

The semiconductor device according to claim 1, wherein the defect prevention pattern has a width of 40 탆 and a pattern between the patterns and 2 탆.

The semiconductor device of claim 1, wherein the failure prevention pattern operates as a diode together with the substrate.