[go: up one dir, main page]

KR0122246Y1 - 레벨변환회로 - Google Patents

레벨변환회로 Download PDF

Info

Publication number
KR0122246Y1
KR0122246Y1 KR2019970002225U KR19970002225U KR0122246Y1 KR 0122246 Y1 KR0122246 Y1 KR 0122246Y1 KR 2019970002225 U KR2019970002225 U KR 2019970002225U KR 19970002225 U KR19970002225 U KR 19970002225U KR 0122246 Y1 KR0122246 Y1 KR 0122246Y1
Authority
KR
South Korea
Prior art keywords
transistor
conductivity type
current path
potential
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR2019970002225U
Other languages
English (en)
Inventor
준케이 고토
Original Assignee
사또오 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또오 후미오, 가부시키가이샤 도시바 filed Critical 사또오 후미오
Application granted granted Critical
Publication of KR0122246Y1 publication Critical patent/KR0122246Y1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 고안의 목적은 전원 전압 보다 높은 전압을 레벨 변환할 수 있고, 더욱이 1 종류의 트랜지스터만으로 구성할 수 있으며, 설계 마진을 증대시킬 수 있는 동시에 제조 공정을 단축시킬 수 있어 제조 비용이 저감되는 레벨 변환 회로를 제공하는데 있다. 레벨 변환 회로의 모든 트랜지스터는 증가형이다. 입력 노드(11)에 전원 전압(VDD)보다 높은 전위가 공급된 경우, P 채널 트랜지스터(12)는 오프가 되고, P 채널 트랜지스터(15) 및 N 채널 트랜지스터(16)는 N 채널 트랜지스터(13)를 통해 각각 오프 및 온상태가 되며, 출력 노드(17)는 접지 레벨이 된다. 또한, 입력 노드에 "0" 전위가 공급되는 경우, P 채널 트랜지스터(12,15)는 온이 되고, N 채널 트랜지스터(16)는 오프가 된다. 따라서, 출력 노드(17)는 전원 전압(VDD)이 된다.

Description

레벨 변환 회로
본 고안은 예컨대 논리 회로 등에 적용되는 레벨 변환 회로에 관한 것이다.
제3도는 종래의 레벨 변환 회로를 도시한 것이다. 입력 노드(1)는 공핍형 N 채널 트랜지스터(2)의 드레인에 접속되어 있다. 이 N 채널 트랜지스터(2)의 게이트는 전원(VDD)에 접속되고, 소스는 CMOS 인버터 회로(3)를 구성하는 증가형 P 채널 트랜지스터(4) 및 증가형 N 채널 트랜지스터(5)의 게이트에 접속되어 있다. 상기 P 채널 트랜지스터(4)의 소스는 전원(VDD)에 접속되어 있고, 드레인은 출력 노드(6)에 접속되어 있다. 또한, 상기 N 채널 트랜지스터(5)의 드레인은 출력 노드(6)에 접속되어 있고, 소스는 접지 전원(VSS)에 접속되어 있다.
그러나, 상기 종래의 레벨 변환 회로는 CMOS 인버터회로(3)를 정적 동작시키기 위하여, 공핍형 N 채널 트랜지스터(2)의 임계 전압(VTH)을 0V 이하로 설정할 필요가 있다. 더욱이, 이 임계 전압(VTH)은 트랜지스터(4,5)의 게이트에 고전위가 인가되지 않도록 -0.3V 혹은 -0.4V 이상이 되어야만 하므로 설계 마진이 작다. 이 때문에 제조 공정에서의 불균형이나 온도 변화에 의하여 N 채널 트랜지스터(2)의 임계 전압(VTH)이 변화되기 쉽고, 안정된 동작을 보장하기가 곤란하였다.
또한, 증가형 트랜지스터와 공핍형 트랜지스터를 포함하는 집적 회로는 증가형 트랜지스터만으로 구성된 집적 회로에 비하여 제조 공정이 증가하기 때문에 제조 비용이 상승된다고 하는 문제점을 갖고 있다.
본 고안은 상기 과제를 해결하기 위하여 이루어진 것으로서, 전원 전압보다 높은 전압이 입력되는 경우에도 레벨 변환이 가능하고, 더욱이 1 종류의 트랜지스터만으로 구성할 수 있으며, 설계 마진을 증대시킬 수 있는 동시에 제조 공정을 감소시켜 제조 비용을 저감할 수 있는 레벨 변환 회로를 제공하는데 그 목적이 있다.
제1도는 본 고안의 제1실시예를 도시한 회로도.
제2도는 본 고안의 제2실시예를 도시한 회로도.
제3도는 종래의 레벨 변환 회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 입력 노드 11,15 : P 채널 트랜지스터
13,16 : N 채널 트랜지스터 14 : CMOS 인버터 회로
17 : 출력 노드
본 고안은 상기 과제를 해결하기 위하여 게이트가 신호 입력단에 접속되고 전류 통로의 일단이 제1전위에 접속된 제1도전형의 제1트랜지스터와, 전류통로의 일단이 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단에 접속된 제1도전형의 제2트랜지스터와, 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위에 접속된 제2도전형의 제1트랜지스터와, 게이트가 상기 제1전위에 접속되고 전류 통로의 일단이 상기 신호입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터를 포함한다.
또, 게이트가 신호 입력단에 접속되고 전류 통로의 일단이 제1전위에 접속된 제1도전형의 제1트랜지스터와, 전류 통로의 일단이 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단에 접속된 제1도전형의 제2트랜지스터와, 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위에 접속된 제2도전형의 제1트랜지스터와, 게이트가 상기 제1전위에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터와, 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제1도전형의 제1트랜지스터의 전류 통로의 타단에 접속된 제2도전형의 제3트랜지스터와, 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제2도전형의 제2트랜지스터의 전류 통로의 타단에 접속된 제1도전형의 제3트랜지스터를 포함한다.
즉, 본 고안은 입력단에 제1전위보다 높은 전위가 공급된 경우 제1도전형의 제1트랜지스터는 오프되고, 제1도전형의 제2트랜지스터 및 제2도전형의 제1트랜지스터는 제2도전형의 제2트랜지스터를 통하여 각각 오프 상태 및 온 상태로 된다. 따라서 출력단은 제2전위가 된다. 또 입력단에 제2전위와 동등한 전위가 공급된 경우 제1도전형의 제1트랜지스터가 온됨과 동시에 제2도전형의 제2트랜지스터를 통하여 제1도전형의 제2트랜지스터가 온 상태로 되고, 제2도전형의 제1트랜지스터가 오프된다. 따라서 출력단은 제1전위가 된다. 이와 같이 입력단에 제1전위보다 높은 전위가 공급되는 경우에도 확실하게 레벨을 변환할 수 있다.
이하, 본 고안의 일 실시예에 대해 도면을 참조하여 설명한다.
제1도는 본 고안의 제1실시예를 도시한 것이다. 제1도에 있어서 모든 트랜지스터는 증가형이다. 입력 노드(11)는 P 채널 트랜지스터(12)의 게이트에 접속됨과 동시에 N 채널 트랜지스터(13)의 드레인에 접속되어 있다. 이 N 채널 트랜지스터(13)의 소스는 CMOS 인버터 회로(14)를 구성하는 P 채널 트랜지스터(15)의 게이트 및 N 채널 트랜지스터(16)의 게이트에 접속되어 있다. 상기 P 채널 트랜지스터(15)의 드레인은 출력 노드(17)에 접속되어 있고, 소스는 상기 P 채널 트랜지스터(12)의 드레인에 접속되어 있다. P 채널 트랜지스터(12)의 소스는 전원(VDD)에 접속되어 있다. 또한, 상기 N 채널 트랜지스터(16)의 드레인은 출력 노드(17)에 접속되어 있고, 소스는 접지 전원(VSS)(접지 레벨)에 접속되어 있다.
상기 구성에 있어서, 예컨대 전원 VDD=3.0V이고, 입력 노드(11)에 5.0V의 전압이 입력되는 경우 N 채널 트랜지스터(13)의 소스와 트랜지스터(15,16)의 게이트가 접속된 노드(18)의 전위는 VDD=3.0V로부터 N 채널 트랜지스터(13)의 임계 전압(VTHN)만큼 하강한다. 이 때문에, N 채널 트랜지스터(16)는 온 상태가 되고, P 채널 트랜지스터(15)는 오프 상태가 된다. 또 P 채널 트랜지스터(12)의 드레인과 P 채널 트랜지스터(15)의 소스가 접속된 노드(19)의 전위는 노드(18)의 전위보다 P 채널 트랜지스터(15)의 임계 전압(VTHP)분만큼 상승되고, 전원 전압(VDD)과 거의 동일하게 된다. 따라서 이때 출력 노드(17)로부터는 0V가 출력된다.
한편, 입력 노드(11)에 0V가 입력될 경우, 상기 노드(18)의 전위는 0V가 되고,N 채널 트랜지스터(16)는 오프 상태가 되며, P 채널 트랜지스터(12) 및 P 채널 트랜지스터(15)는 온 상태가 된다. 따라서, 출력 노드(17)에서는 전원 전압(VDD)이 출력된다.
상기 실시예에 의하면, 입력 노드(11)에 예컨대 0V로부터 전원 전압(VDD)보다 높은 5.0V의 진폭 신호가 입력된 경우에도 출력 노드(17)로부터 0~3.0V(VSS~VDD)의 신호를 출력할 수 있다. 더욱이 각 트랜지스터의 게이트·소스간, 게이트·드레인간, 드레인·소스간의 전압이 전원 전압(VDD) 이상으로는 되지 않기 때문에 각 트랜지스터의 신뢰성을 보장할 수 있다.
또한, 이 회로의 동작 마진은 N 채널 트랜지스터(13)와 N 채널 트랜지스터(16)의 임계 전압의 합계(2VTHN)가 전원 전압(VDD)이하이면 양호하기 때문에 레벨 변환 회로의 설계가 용이하다.
더욱이 이 회로는 모든 트랜지스터가 증가형이기 때문에 제조가 용이하며, 제조 비용을 저감할 수 있다.
제2도는 본 고안의 제2실시예를 도시한 것이다. 제2도에 있어서 제1도와 동일 부분에는 동일 부호를 부여하였으며, 상이한 부분에 대해서만 설명한다.
P 채널 트랜지스터(12)의 드레인에는 N 채널 트랜지스터(21)의 소스가 접속되어 있다. 이 N 채널 트랜지스터(21)의 드레인 및 게이트는 전원(VDD)에 접속되어 있다. 또, 상기 N 채널 트랜지스터(13)의 소스에는 P 채널 트랜지스터(22)의 드레인이 접속되어 있다. 이 P 채널 트랜지스터(22)의 소스 및 게이트는 전원(VDD)에 접속되어 있다.
상기 구성에서, N 채널 트랜지스터(21)는 P 채널 트랜지스터(12)를 보호하고, P 채널 트랜지스터(22)는 N 채널 트랜지스터(16)를 보호하고 있다. 즉, 노드(19)의 전위는 P 채널 트랜지스터(15) 및 출력 노드(17)를 통하여 누설(leak)되어 접지 레벨까지 저하될 가능성을 갖고 있다. 이 경우 입력 노드(11)에 고전위가 인가되면, P 채널 트랜지스터(12)의 게이트·드레인간 전압이 허용치 이상으로 될 가능성이 있다. 따라서, N 채널 트랜지스터(21)에 의하여 노드(19)의 전위, 즉 P 채널 트랜지스터(12)의 드레인의 전위가 N 채널 트랜지스터(21)의 임계 전압(VTHN) 이하로 저하되지 않도록 하고 있다. 이에 따라, P 채널 트랜지스터(12)를 보호할 수 있게 된다.
또한, 노드(18)의 전위는 N 채널 트랜지스터(13)를 통하여 입력 노드(11)에서 인가되는 전하에 의하여 상승될 가능성이 있다. 이 경우, N 채널 트랜지스터(16)의 게이트·소스간의 전압이 허용치 이상으로 되는 경우가 있다. 그러므로, P 채널 트랜지스터(22)에 의하여 노드(18)이 전위, 즉 N 채널 트랜지스터(16)의 게이트·소스간의 전위가 P 채널 트랜지스터(22)의 임계 전압(VTHP) 이상으로 상승하지 않도록 함으로써 N 채널 트랜지스터(16)를 보호할 수 있게 된다.
따라서, 본 실시예에 의하면, 회로의 신뢰성을 더욱 향상시킬 수 있다.
한편, 본 고안은 상기 실시예로 한정되는 것은 아니고, 본 고안의 요지를 변경하지않는 범위에서 여러가지 변형 실시가 가능함은 물론이다.
또한, 본원의 특허청구의 범위의 각 구성요소에 병기한 도면의 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로 병기한 것은 아니다.
이상 전술한 바와 같이 본 고안에 의하면, 전원 전압보다 높은 전압이 입력된 경우에도 레벨 변환이 가능하고, 더욱이 1 종류의 트랜지스터만으로 구성할 수 있으며, 설계 마진을 증대시킬 수 있는 동시에 제조 공정을 감소시켜 제조 비용이 저감된 레벨 변환 회로를 제공할 수 있다.

Claims (16)

  1. 증가형 전계 효과 트랜지스터만을 포함하는 레벨 변환 회로에 있어서, 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 제1도전형의 제1트랜지스터(12)와; 전류 통로의 일단이 상기 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 접속된 제1도전형의 제2트랜지스터(15)와; 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 제2도전형의 제1트랜지스터(16)와; 게이트가 상기 제1전위(VDD)에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터(13)를 구비하며, 상기 제2도전형의 제2트랜지스터의 타단의 전위는 상기 제2도전형의 제2트랜지스터의 일단의 전위와 상이한 것을 특징으로 하는 레벨 변환 회로.
  2. 제1항에 있어서, 상기 제1도전형의 제1트랜지스터, 상기 제1도전형의 제2트랜지스터, 상기 제2도전형의 제1트랜지스터 및 상기 제2도전형의 제2트랜지스터의 각각에서의 게이트·소스간, 게이트
    ·드레인간 및 드레인·소스간의 전압은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  3. 제1항에 있어서, 상기 제2도전형의 상기 제2트랜지스터의 임계 전압과 상기 제2도전형의 상기 제1트랜지스터의 임계 전압의 합은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  4. 제1항에 있어서, 상기 제1도전형의 제1 및 제2트랜지스터는 P 채널 트랜지스터이고, 상기 제2도전형의 제1 및 제2트랜지스터는 N 채널 트랜지스터인 것을 특징으로 하는 레벨 변환 회로.
  5. 제1항에 있어서, 상기 제2도전형의 상기 제2트랜지스터의 타단의 전위는 상기 제2도전형의 상기 제2트랜지스터의 일단의 전위보다 낮은 것을 특징으로 하는 레벨 변환 회로.
  6. 증가형 전계 효과 트랜지스터만을 포함하는 레벨 변환 회로에 있어서, 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 제1도전형의 제1트랜지스터(12)와; 전류 통로의 일단이 상기 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 접속된 제1도전형의 제2트랜지스터(15)와; 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 제2도전형의 제1트랜지스터(16)와; 게이트가 상기 제1전위(VDD)에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터(13)와; 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제1도전형의 제1트랜지스터의 전류 통로의 타단에 접속된 제2도전형의 제3트랜지스터(21)와; 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제2도전형의 제2트랜지스터의 전류 통로의 타단에 접속된 제1도전형의 제3트랜지스터(22)를 구비하는 것을 특징으로 하는 레벨 변환 회로.
  7. 제6항에 있어서, 상기 제1도전형의 제1트랜지스터, 상기 제1도전형의 제2트랜지스터, 상기 제2도전형의 제1트랜지스터 및 상기 제2도전형의 제2트랜지스터의 각각에서의 게이트·소스간, 게이트·드레인간 및 드레인·소스간의 전압은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  8. 제6항에 있어서, 상기 제2도전형의 상기 제2트랜지스터의 임계 전압과 상기 제2도전형의 상기 제1트랜지스터의 임계 전압의 합은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  9. 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 P 채널의 제1트랜지스터(12)와; 전류 통로의 일단이 상기 P 채널의 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 P 채널의 제2트랜지스터(15)와; 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 N 채널의 제1트랜지스터(16)와; 게이트가 상기 제1전위(VDD)에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 P 채널의 제2트랜지스터의 게이트 및 N 채널의 제1트랜지스터의 게이트에 접속된 N 채널의 제2트랜지스터(13)를 구비하며, 상기 N 채널의 제2트랜지스터의 타단의 전위는 상기 N 채널의 제2트랜지스터의 일단의 전위보다 낮은 것을 특징으로 하는 레벨 변환 회로.
  10. 제9항에 있어서, 상기 P 채널의 제1트랜지스터, 상기 P 채널의 제2트랜지스터, 상기 N 채널의 제1트랜지스터 및 상기 N 채널의 제2트랜지스터의 각각에서의 게이트·소스간, 게이트·드레인간 및 드레인·소스간의 전압은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  11. 제9항에 있어서, 상기 N 채널의 제2트랜지스터의 임계 전압과 상기 N 채널의 제1트랜지스터의 임계 전압의 합은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  12. 제9항에 있어서, 상기 P 채널의 제1트랜지스터, 상기 P 채널의 제2트랜지스터, 상기 N 채널의 제1트랜지스터 및 상기 N 채널의 제2트랜지스터는 증가형인 것을 특징으로 하는 레벨 변환 회로.
  13. 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 제1도전형의 제1트랜지스터(12)와; 전류 통로의 일단이 상기 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 접속된 제1도전형의 제2트랜지스터(15)와; 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 제2도전형의 제1트랜지스터(16)와; 게이트가 상기 제1전위(VDD)에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터(13)와; 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제1도전형의 제1트랜지스터의 전류 통로의 타단에 접속된 제2도전형의 제3트랜지스터(21)와; 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제2도전형의 제2트랜지스터의 전류 통로의 타단에 접속된 제1도전형의 제3트랜지스터(22)를 구비하는 것을 특징으로 하는 레벨 변환 회로.
  14. 제13항에 있어서, 상기 제1도전형의 제1트랜지스터, 상기 제1도전형의 제2트랜지스터, 상기 제2도전형의 제1트랜지스터 및 상기 제2도전형의 제2트랜지스터의 각각에서의 게이트·소스간, 게이트·드레인간 및 드레인·소스간의 전압은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  15. 제13항에 있어서, 상기 제2도전형의 상기 제2트랜지스터의 임계 전압과 상기 제2도전형의 상기 제1트랜지스터의 임계 전압의 합은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  16. 제13항에 있어서, 상기 제1도전형의 제1트랜지스터, 상기 제1도전형의 제2트랜지스터, 상기 제1도전형의 제3트랜지스터, 상기 제2도전형의 제1트랜지스터, 상기 제2도전형의 제2트랜지스터 및 상기 제2도전형의 제3트랜지스터는 증가형인 것을 특징으로 하는 레벨 변환 회로.
KR2019970002225U 1992-03-18 1997-02-14 레벨변환회로 Expired - Lifetime KR0122246Y1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP4062508A JP2567179B2 (ja) 1992-03-18 1992-03-18 レベル変換回路
JP92-062508 1992-03-18

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019930003875A Division KR930020850A (ko) 1992-03-18 1993-03-15 레벨 변환회로

Publications (1)

Publication Number Publication Date
KR0122246Y1 true KR0122246Y1 (ko) 1999-10-01

Family

ID=13202192

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019930003875A Withdrawn KR930020850A (ko) 1992-03-18 1993-03-15 레벨 변환회로
KR2019970002225U Expired - Lifetime KR0122246Y1 (ko) 1992-03-18 1997-02-14 레벨변환회로

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019930003875A Withdrawn KR930020850A (ko) 1992-03-18 1993-03-15 레벨 변환회로

Country Status (3)

Country Link
US (1) US5495185A (ko)
JP (1) JP2567179B2 (ko)
KR (2) KR930020850A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635084B1 (ko) * 1997-07-17 2007-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치및그의구동회로

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2978346B2 (ja) * 1992-11-30 1999-11-15 三菱電機株式会社 半導体集積回路装置の入力回路
JP3623004B2 (ja) * 1994-03-30 2005-02-23 松下電器産業株式会社 電圧レベル変換回路
JP2669346B2 (ja) * 1994-05-31 1997-10-27 日本電気株式会社 半導体集積回路装置
US5546019A (en) * 1995-08-24 1996-08-13 Taiwan Semiconductor Manufacture Company CMOS I/O circuit with 3.3 volt output and tolerance of 5 volt input
US5604449A (en) * 1996-01-29 1997-02-18 Vivid Semiconductor, Inc. Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes
US5744982A (en) * 1996-04-22 1998-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Input buffer circuit
US5880605A (en) * 1996-11-12 1999-03-09 Lsi Logic Corporation Low-power 5 volt tolerant input buffer
JP3765163B2 (ja) * 1997-07-14 2006-04-12 ソニー株式会社 レベルシフト回路
KR100308208B1 (ko) * 1998-09-21 2001-11-30 윤종용 반도체집적회로장치의입력회로
US7162020B1 (en) * 1999-06-14 2007-01-09 Ascendent Telecommunications, Inc. Method and apparatus for selectively establishing communication with one of plural devices associated with a single telephone number
US6798629B1 (en) 2001-06-15 2004-09-28 Integrated Device Technology, Inc. Overvoltage protection circuits that utilize capacitively bootstrapped variable voltages
US7504861B2 (en) * 2003-11-20 2009-03-17 Transpacific Ip, Ltd. Input stage for mixed-voltage-tolerant buffer with reduced leakage
US7242559B2 (en) * 2004-07-22 2007-07-10 Taiwan Semiconductor Co., Ltd. High voltage tolerant I/O circuit
KR100704017B1 (ko) * 2005-03-02 2007-04-04 재단법인서울대학교산학협력재단 레벨쉬프터
JP5838845B2 (ja) * 2012-02-16 2016-01-06 凸版印刷株式会社 半導体集積回路
JP6213719B2 (ja) 2013-08-08 2017-10-18 セイコーエプソン株式会社 入力保護回路、電子デバイス、リアルタイムクロックモジュール、電子機器及び移動体
CN107181482B (zh) * 2016-03-09 2020-09-08 中芯国际集成电路制造(上海)有限公司 输入输出接收电路
WO2019058771A1 (ja) * 2017-09-19 2019-03-28 株式会社ソシオネクスト 入力回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4760279A (en) * 1986-07-02 1988-07-26 Kabushiki Kaisha Toshiba Noise cancelling circuit
US4825106A (en) * 1987-04-08 1989-04-25 Ncr Corporation MOS no-leak circuit
DE3904901A1 (de) * 1989-02-17 1990-08-23 Texas Instruments Deutschland Integrierte gegentakt-ausgangsstufe
JPH02283123A (ja) * 1989-04-25 1990-11-20 Seiko Epson Corp 半導体装置
KR920009200B1 (ko) * 1990-01-25 1992-10-14 삼성전자 주식회사 바이씨모스 풀 스윙 구동회로
US5136186A (en) * 1991-08-30 1992-08-04 Waferscale Integration, Incorporation Glitch free power-up for a programmable array

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635084B1 (ko) * 1997-07-17 2007-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치및그의구동회로

Also Published As

Publication number Publication date
JP2567179B2 (ja) 1996-12-25
US5495185A (en) 1996-02-27
KR930020850A (ko) 1993-10-20
JPH0629826A (ja) 1994-02-04

Similar Documents

Publication Publication Date Title
KR0122246Y1 (ko) 레벨변환회로
US4689504A (en) High voltage decoder
KR940001251B1 (ko) 전압 제어회로
JP3118071B2 (ja) レベル変換回路
KR100243850B1 (ko) 비휘발성 메모리 집적 회로의 고전압 스위칭용고전압 레벨 시프터
US4390803A (en) Semiconductor driver circuit
US5270589A (en) Input/output buffer circuit for semiconductor integrated circuit
US6377075B1 (en) High voltage protection circuit on standard CMOS process
KR100257272B1 (ko) 출력 구동 회로 및 반도체 장치
US7746145B2 (en) Level shift circuit capable of preventing occurrence of malfunction when low power supply fluctuates, and semiconductor integrated circuit including the circuit
US6838908B2 (en) Mixed-voltage I/O design with novel floating N-well and gate-tracking circuits
US4672241A (en) High voltage isolation circuit for CMOS networks
KR19990014678A (ko) 출력회로
KR100391991B1 (ko) 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치
US4996446A (en) Semiconductor device having a reverse bias voltage generator
KR960030395A (ko) 저전압출력회로 및 반도체장치
US6269042B1 (en) I/O circuit of semiconductor integrated device
US6326835B1 (en) Input/output circuit for semiconductor integrated circuit device
TWI769003B (zh) 具有自適應機制的電壓轉換電路
KR200152531Y1 (ko) 디지탈 집적소자
KR200329174Y1 (ko) 저 전력 소비형 버퍼
JPH0787374B2 (ja) 電流源回路およびそれを用いたディジタル・アナログ変換器
JPH04103215A (ja) 半導体集積回路の入力回路
KR0140125B1 (ko) 저전력소비용 레벨변환회로
KR100248341B1 (ko) Cmos의 배열방법

Legal Events

Date Code Title Description
A201 Request for examination
UA0105 Converted application for utility model registration

Patent event date: 19970214

Patent event code: UA01011R05D

Comment text: Application for Conversion into Application for Utility Model Registration

Application number text: 1019930003875

Filing date: 19930315

UA0201 Request for examination

Patent event date: 19970214

Patent event code: UA02012R01D

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
UE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event code: UE09021S01D

Patent event date: 19970619

E701 Decision to grant or registration of patent right
UE0701 Decision of registration

Patent event date: 19980214

Comment text: Decision to Grant Registration

Patent event code: UE07011S01D

REGI Registration of establishment
UR0701 Registration of establishment

Patent event date: 19980508

Patent event code: UR07011E01D

Comment text: Registration of Establishment

UR1002 Payment of registration fee

Start annual number: 1

End annual number: 3

Payment date: 19980508

UG1601 Publication of registration
UR1001 Payment of annual fee

Payment date: 20010427

Start annual number: 4

End annual number: 4

UR1001 Payment of annual fee

Payment date: 20020430

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20030430

Year of fee payment: 6

UR1001 Payment of annual fee

Payment date: 20030430

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee