JPWO2012032749A1 - 薄膜トランジスタ基板及びその製造方法、表示装置 - Google Patents
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Abstract
アクティブマトリクス基板（２０ａ）は、絶縁基板（１０ａ）と、絶縁基板（１０ａ）上に設けられた第１ゲート電極（１１ｂ）と、第１チャネル領域（Ｃａ）を有する第１酸化物半導体層（１３ａ）とを備える第１薄膜トランジスタ（５ａ）と、絶縁基板（１０ａ）上に設けられた第２ゲート電極（１１ｃ）と、第２チャネル領域（Ｃｂ）を有する第２酸化物半導体層（１３ｂ）とを備える第２薄膜トランジスタ（５ｂ）と、第１酸化物半導体層（１３ａ）及び第２半導体層（１３ｂ）を覆う第２ゲート絶縁膜（１７）とを備えている。そして、第２ゲート絶縁膜（１７）上に、第２ゲート絶縁膜（１７）を介して、第１チャネル領域（Ｃａ）及び第２チャネル領域（Ｃｂ）に対向して配置された第３ゲート電極（２５）が設けられている。
Description
本発明は、薄膜トランジスタ基板に関し、特に、酸化物半導体の半導体層を用いた薄膜トランジスタ基板及びその製造方法、表示装置に関する。
アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
また、近年、アクティブマトリクス基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンの半導体層を用いた従来の薄膜トランジスタに代わって、高速移動が可能なＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系の酸化物半導体膜により形成された酸化物半導体の半導体層（以下、「酸化物半導体層」とも称する）を用いたＴＦＴが提案されている。
より具体的には、例えば、絶縁基板上に設けられた第１ゲート電極と、第１ゲート電極を覆うように設けられた第１ゲート絶縁膜と、第１ゲート絶縁膜上に第１ゲート電極に重なるように設けられた酸化物半導体層と、酸化物半導体層上に接続されたソース電極及びドレイン電極と、酸化物半導体層を覆うように設けられた第２ゲート絶縁膜と、第２ゲート絶縁膜上に設けられた第２ゲート電極とを備えたダブルゲート構造を有するＴＦＴが開示されている（例えば、特許文献１参照）。
ここで、一般的な周辺回路一体型の表示装置においては、例えば、画素のスイッチング素子に用いられるリーク電流の低い薄膜トランジスタと、周辺回路に用いられる閾値電圧が低く、高速駆動が可能な薄膜トランジスタが要求される。
また、複数の薄膜トランジスタを使用して周辺回路を作製する場合、高速駆動の観点から、ｎ型チャネルとｐ型チャネルとの両方が必要なＣＭＯＳインバータや、インバータを構成する２つの薄膜トランジスタの閾値電圧の差が大きいエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータが広く使用されているが、アモルファスＩＧＺＯ等の高速移動酸化物半導体は、その多くがｎ型（電子）伝導であり、ドーピングによってもｐ型（ホール）伝導化しないため、ＣＭＯＳ回路構成が使用できない。
従って、高速移動酸化物半導体を使用した回路においては、ＣＭＯＳインバータ回路を利用することができないという課題があり、各薄膜トランジスタの閾値電圧を独立に制御し、かつ高速動作が可能なＥ／Ｄインバータ回路の作製が必要とされている。
しかし、上記特許文献１に記載のＴＦＴにおいては、ダブルゲート駆動（第１ゲート電極及び第２ゲート電極に同電位を印加して駆動）を行っており、ハンプ抑制は実現できるが、上記ダブルゲート構造を有する薄膜トランジスタを２つ使用してインバータを作製した場合であっても、インバータを構成する２つの薄膜トランジスタの各々の閾値電圧を独立して制御することが困難である。従って、２つの薄膜トランジスタの閾値電圧を異ならせることができず、２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることができないという問題があった。
そこで、本発明は、上述の問題に鑑みてなされたものであり、簡単な構成で、閾値電圧の異なる複数の薄膜トランジスタを形成することができる薄膜トランジスタ基板及びその製造方法、表示装置を提供することを目的とする。
上記目的を達成するために、本発明の薄膜トランジスタ基板は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられ、第１チャネル領域を有する第１半導体層とを備える第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と、第２ゲート電極上に設けられ、第２チャネル領域を有する第２半導体層とを備える第２薄膜トランジスタと、第１半導体層及び第２半導体層を覆う絶縁膜とを備え、絶縁膜上に設けられ、絶縁膜を介して、第１チャネル領域及び第２チャネル領域の少なくとも一方に対向して配置された第３ゲート電極を備えることを特徴とする。
同構成によれば、第３ゲート電極に接続する配線（電源用配線）の電位量を制御することにより、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を制御することができるため、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を異ならせることが可能になる。従って、２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になるため、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備える薄膜トランジスタ基板を容易に作製することが可能になる。
また、第３ゲート電極がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタにおいて、ノイズを効果的に抑制できる。従って、例えば、第１及び第２薄膜トランジスタの各々に設けられたソース電極及びドレイン電極の電圧を安定にすることが可能になる。
また、本発明の薄膜トランジスタ基板においては、第３ゲート電極が、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、及び酸化亜鉛（ＺｎＯ）からなる群より選ばれる少なくとも１種の金属酸化物により形成されていることが好ましい。
同構成によれば、インジウム錫酸化物（ＩＴＯ）等の透明な金属酸化物を使用するため、設計レイアウトを行う際、第３ゲート電極の配線の配置による画素の開口率の低下を生じることなく、自由度の高い設計を行うことができる。
また、本発明の薄膜トランジスタ基板においては、第１半導体層と第２半導体層とが、酸化物半導体層であることが好ましい。
同構成によれば、アモルファスシリコンを半導体層に使用した薄膜トランジスタに比し、電子移動度が大きく、かつ低温プロセスが可能である薄膜トランジスタを形成することができる。
また、本発明の薄膜トランジスタ基板においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることが好ましい。
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
また、本発明の薄膜トランジスタ基板においては、酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなることが好ましい。
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
また、本発明の薄膜トランジスタ基板においては、第１半導体層と第２半導体層とが、シリコン系半導体層であることが好ましい。
また、本発明の薄膜トランジスタ基板においては、絶縁基板上に設けられた第３薄膜トランジスタと、絶縁膜上に設けられ、第３薄膜トランジスタの補助容量を構成する透明電極とを更に備え、第３ゲート電極と透明電極とが同一の材料により形成されていてもよい。
同構成によれば、第３ゲート電極と透明電極とが同一の材料により形成されているため、第３ゲート電極と透明電極とを同一の材料により同時に形成することが可能になる。従って、薄膜トランジスタ基板の製造工程が簡素化され、コストダウンを図ることができる。
また、本発明の薄膜トランジスタ基板は、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備える薄膜トランジスタ基板を、容易に作製することができるという優れた特性を備えている。従って、本発明の薄膜トランジスタ基板は、薄膜トランジスタ基板と、薄膜トランジスタ基板に対向して配置された対向基板と、薄膜トランジスタ基板及び対向基板の間に設けられた表示媒体層とを備える表示装置に好適に使用できる。また、本発明の表示装置は、表示媒体層が液晶層である表示装置に好適に使用できる。
本発明の薄膜トランジスタ基板の製造方法は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられ、第１チャネル領域を有する第１半導体層とを備える第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と、第２ゲート電極上に設けられ、第２チャネル領域を有する第２半導体層とを備える第２薄膜トランジスタと、第１半導体層、及び第２半導体層を覆う絶縁膜とを備えた薄膜トランジスタ基板の製造方法であって、絶縁基板上に第１ゲート電極及び第２ゲート電極を形成する第１及び第２ゲート電極形成工程と、第１ゲート電極上に第１半導体層を形成し、第２ゲート電極上に第２半導体層を形成する半導体層形成工程と、第１半導体層、及び第２半導体層を覆うように、絶縁膜を形成する絶縁膜形成工程と、絶縁膜上に、第１チャネル領域及び第２チャネル領域の少なくとも一方に対向して配置されるように、第３ゲート電極を形成する第３ゲート電極形成工程とを少なくとも備えることを特徴とする。
同構成によれば、第３ゲート電極に接続する配線（電源用配線）の電位量を制御することにより、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を制御することができるため、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を異ならせることが可能になる薄膜トランジスタ基板を作製することができる。従って、２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になるため、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備える薄膜トランジスタ基板を容易に作製することが可能になる。
また、第３ゲート電極がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタにおいて、ノイズを効果的に抑制できる。従って、例えば、第１及び第２薄膜トランジスタの各々に設けられたソース電極及びドレイン電極の電圧を安定にすることが可能な薄膜トランジスタ基板を作製することができる。
また、本発明の薄膜トランジスタ基板の製造方法においては、薄膜トランジスタ基板は、絶縁基板上に設けられた第３薄膜トランジスタ基板を更に備えており、第３ゲート電極形成工程において、第３ゲート電極と第３薄膜トランジスタの補助容量を構成する透明電極とを同一の材料により同時に形成してもよい。
同構成によれば、第３ゲート電極と透明電極とを同一の材料により同時に形成することができるため、製造工程が簡素化され、コストダウンを図ることができる。
本発明によれば、簡単な構成で、閾値電圧の異なる複数の薄膜トランジスタを備える薄膜トランジスタ基板を容易に作製することが可能になる。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。尚、本発明は以下の実施形態に限定されるものではない。
図１は、本発明の実施形態に係る薄膜トランジスタを備えるアクティブマトリクス基板（薄膜トランジスタ基板）を有する液晶表示装置の断面図であり、図２は、本発明の実施形態に係る薄膜トランジスタを備えるアクティブマトリクス基板の平面図である。また、図３は、本発明の実施形態に係る薄膜トランジスタを備えるアクティブマトリクス基板の平面図であり、図４は、本発明の実施形態に係るアクティブマトリクス基板の断面図である。
液晶表示装置５０は、図１に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた表示媒体層である液晶層４０とを備えている。また、液晶表示装置５０は、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着するとともに、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３５とを備えている。
また、液晶表示装置５０では、図１〜図３に示すように、複数の画素等で構成され、シール材３５の内側の部分に画像表示を行う表示領域Ｄが規定され、また、アクティブマトリクス基板２０ａの対向基板３０から突出する部分に駆動回路領域（端子領域）Ｔが規定されている。この駆動回路領域Ｔは、図２、図３に示すように、表示領域Ｄの周辺に設けられている。
また、駆動回路領域Ｔには、ゲートドライバ領域Ｔｇとソースドライバ領域Ｔｓとが設けられている。そして、ゲートドライバ領域Ｔｇには、表示領域Ｄの走査配線（ゲート配線）１１ａを駆動するゲートドライバ２６が設けられており、ソースドライバ領域Ｔｓには、表示領域Ｄの信号配線（ソース配線）１６ａを駆動するソースドライバ２７が設けられている。
アクティブマトリクス基板２０ａは、図３、図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の信号配線１６ａとを備えている。
また、アクティブマトリクス基板２０ａは、薄膜トランジスタ５を備えており、この薄膜トランジスタ５は、図４に示すように、駆動回路（即ち、ゲートドライバ２６）の能動素子であって、絶縁基板１０ａ上に形成された第１薄膜トランジスタ５ａ及び第２薄膜トランジスタ５ｂと、画素のスイッチング素子であって、絶縁基板１０ａ上に形成された第３薄膜トランジスタ５ｃとにより構成されている。
また、アクティブマトリクス基板２０ａは、図４に示すように、第１薄膜トランジスタ５ａ、第２薄膜トランジスタ５ｂ、及び第３薄膜トランジスタ５ｃを覆うように設けられた第２ゲート絶縁膜１７と、第２ゲート絶縁膜１７を覆うように設けられた平坦化膜１８とを備えている。また、アクティブマトリクス基板２０ａは、平坦化膜１８の表面上に設けられ、インジウム錫酸化物（ＩＴＯ）等により形成された透明電極２８と、透明電極２８の表面上に設けられた層間絶縁膜４２と、層間絶縁膜４２上にマトリクス状に設けられ、第３薄膜トランジスタ５ｃに接続された複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
なお、本実施形態においては、第３薄膜トランジスタ５ｃにおいて、上述の透明電極２８と画素電極１９ａとにより補助容量が形成される構造（スタック構造）が採用されている。
走査配線１１ａは、図３に示すように、駆動回路領域Ｔのゲートドライバ領域Ｔｇに引き出され、そのゲートドライバ領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
また、信号配線１６ａは、図３に示すように、駆動回路領域Ｔのソースドライバ領域Ｔｓに中継用の配線として引き出され、そのソースドライバ領域Ｔｓにおいて、ソース端子１９ｃに接続されている。
第１薄膜トランジスタ５ａは、図４に示すように、絶縁基板１０ａ上に設けられた第１ゲート電極１１ｂと、第１ゲート電極１１ｂを覆うように設けられた第１ゲート絶縁膜１２と、第１ゲート絶縁膜１２上で第１ゲート電極１１ｂに重なるように島状に設けられた第１チャネル領域Ｃａを有する第１酸化物半導体層１３ａとを備えている、また、第１薄膜トランジスタ５ａは、第１酸化物半導体層１３ａ上に第１ゲート電極１１ｂに重なるとともに第１チャネル領域Ｃａを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
また、同様に、第２薄膜トランジスタ５ｂは、図４に示すように、絶縁基板１０ａ上に設けられた第２ゲート電極１１ｃと、第２ゲート電極１１ｃを覆うように設けられた第１ゲート絶縁膜１２と、第１ゲート絶縁膜１２上で第２ゲート電極１１ｃに重なるように島状に設けられた第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂとを備えている。また、第２薄膜トランジスタ５ｂは、第２酸化物半導体層１３ｂ上に第２ゲート電極１１ｃに重なるとともに第２チャネル領域Ｃｂを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
また、第３薄膜トランジスタ５ｃは、ボトムゲート構造を有しており、図４に示すように、絶縁基板１０ａ上に設けられた第４ゲート電極１１ｄと、第４ゲート電極１１ｄを覆うように設けられた第１ゲート絶縁膜１２と、第１ゲート絶縁膜１２上で第４ゲート電極１１ｄに重なるように島状に設けられた第３チャネル領域Ｃｃを有する第３酸化物半導体層１３ｃとを備えている。また、第３薄膜トランジスタ５ｃは、第３酸化物半導体層１３ｃ上に第４ゲート電極１１ｄに重なるとともに第３チャネル領域Ｃｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃは、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）等からなる酸化物半導体膜により形成されている。
なお、ソース電極１６ａａは、信号配線１６ａが側方への突出した部分であり、図４に示すように、第１導電層１４ａ及び第２導電層１５ａの積層膜により構成されている。また、ドレイン電極１６ｂは、図４に示すように、第１導電層１４ｂ及び第２導電層１５ｂの積層膜により構成されている。
そして、第３薄膜トランジスタ５ｃを構成するドレイン電極１６ｂは、第２ゲート絶縁膜１７、平坦化膜１８、及び層間絶縁膜４２の積層膜に形成されたコンタクトホールＣｄを介して画素電極１９ａに接続されている。
対向基板３０は、後述する図１４（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１並びにブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層とを備えている。また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
液晶層４０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
上記構成の液晶表示装置５０では、各画素において、ゲートドライバ２６からゲート信号が走査配線１１ａを介して第４ゲート電極１１ｄに送られて、第３薄膜トランジスタ５ｃがオン状態になったときに、ソースドライバ２７からソース信号が信号配線１６ａを介してソース電極１６ａａに送られて、第３酸化物半導体層１３ｃ及びドレイン電極１６ｂを介して、画素電極１９ａに所定の電荷が書き込まれる。
この際、アクティブマトリクス基板２０ａの各画素電極１９ａと対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。
そして、液晶表示装置５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
ここで、本実施形態においては、図４に示すように、駆動回路（即ち、ゲートドライバ２６、またはソースドライバ２７）の能動素子として機能する第１薄膜トランジスタ５ａにおいて、第１酸化物半導体層１３ａの第１チャネル領域Ｃａの上方に、透明電極により構成された第３ゲート電極２５が設けられている点に特徴がある。また、駆動回路（即ち、ゲートドライバ２６、またはソースドライバ２７）の能動素子として機能する第２薄膜トランジスタ５ｂにおいて、第２酸化物半導体層１３ｂの第２チャネル領域Ｃｂの上方に、透明電極により構成された第３ゲート電極２５が設けられている点に特徴がある。
より具体的には、図４に示すように、第１及び第２薄膜トランジスタ５ａ，５ｂの各々において、第３ゲート電極２５は、第２ゲート絶縁膜１７を介して、第１及び第２酸化物半導体層１３ａ，１３ｂのチャネル領域Ｃａ，Ｃｂに対向して配置されている。
この様な構成により、接地する配線（電源用配線）の電位量を制御することにより、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御して、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になる。その結果、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂとの間の閾値電圧の差を十分に大きくすることが可能になる。
より具体的には、例えば、図５に示すように、第１薄膜トランジスタ５ａの第３ゲート電極２５を電位Ｖｓｓの配線３１に接続するとともに、第２薄膜トランジスタ５ｂの第３ゲート電極２５を、配線３１の電位とは異なる電位Ｖｄｄを有する配線３２に接続することにより、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御することが可能になり、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になる。
その結果、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備えるアクティブマトリクス基板２０ａを容易に作製することができる。
また、第３ゲート電極２５が、ノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、ノイズを効果的に抑制でき、ソース電極１６ａａ及びドレイン電極１６ｂの電圧を安定にすることが可能になる。
また、上記従来技術においては、第２ゲート電極がモリブテン（Ｍｏ）により形成されており、透明電極を形成するインジウム錫酸化物（ＩＴＯ）とは異なる材料により形成されているため、上述のスタック構造を採用する際に、第２ゲート電極と透明電極を同一の材料により同時に形成することができない。
一方、本実施形態においては、第３ゲート電極２５と、補助容量を構成する透明電極２８とを同一の材料により同時に形成することが可能になるため、製造工程が簡素化され、コストダウンを図ることができる。
なお、第３ゲート電極２５及び上述の透明電極２８を形成する材料としては、上述のインジウム錫酸化物（ＩＴＯ）の他に、例えば、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、及び酸化亜鉛（ＺｎＯ）等の透光性を有する金属酸化物を使用することができる。
そして、本実施形態においては、第１薄膜トランジスタ５ａが、閾値電圧が高いエンハンスメント型の薄膜トランジスタとして使用され、また、第２薄膜トランジスタ５ｂが、閾値電圧が低いディプリーション型の薄膜トランジスタとして使用される。そして、これらの第１及び第２薄膜トランジスタ５ａ，５ｂにより、閾値電圧の差が大きいエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータが構成されている。
また、第３薄膜トランジスタ５ｃが、閾値電圧が高く、リーク電流の低いエンハンスメント型の薄膜トランジスタとして画素のスイッチング素子に使用される。
次に、本実施形態の液晶表示装置５０の製造方法の一例について図６〜図１４を用いて説明する。図６〜図１３は、薄膜トランジスタ、及びアクティブマトリクス基板の製造工程を断面で示す説明図であり、図１４は、対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、薄膜トランジスタ及びアクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
まず、薄膜トランジスタ及びアクティブマトリクス基板作製工程について説明する。
＜第１及び第２ゲート電極形成工程＞
まず、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、モリブテン膜（厚さ１５０ｎｍ程度）などを成膜する。その後、そのモリブテン膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図６に示すように、絶縁基板１０ａ上に第１ゲート電極１１ｂと第２ゲート電極１１ｃとを形成する。なお、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの形成と同時に、第４ゲート電極１１ｄ、走査配線１１ａ及び信号配線１６ａを形成する。
まず、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、モリブテン膜（厚さ１５０ｎｍ程度）などを成膜する。その後、そのモリブテン膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図６に示すように、絶縁基板１０ａ上に第１ゲート電極１１ｂと第２ゲート電極１１ｃとを形成する。なお、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの形成と同時に、第４ゲート電極１１ｄ、走査配線１１ａ及び信号配線１６ａを形成する。
また、本実施形態では、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄを構成する金属膜として、単層構造のモリブテン膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜、チタン膜、銅膜等の金属膜、または、これらの合金膜や金属窒化物による膜により、これらのゲート電極１１を、５０ｎｍ〜３００ｎｍの厚さで形成する構成としても良い。
また、上記プラスチック基板を形成する材料としては、例えば、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリエーテルサルフォン樹脂、アクリル樹脂、及びポリイミド樹脂を使用することができる。
＜第１ゲート絶縁膜形成工程＞
続いて、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図７に示すように、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄを覆うように第１ゲート絶縁膜１２を形成する。
続いて、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図７に示すように、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄを覆うように第１ゲート絶縁膜１２を形成する。
なお、第１ゲート絶縁膜１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
また、絶縁基板１０ａからの不純物等の拡散防止の観点から、下層側のゲート絶縁膜として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁膜として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。
例えば、下層側のゲート絶縁膜として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁膜として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
また、低い成膜温度により、ゲートリーク電流の少ない緻密な第１ゲート絶縁膜１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁膜中に混入させることが好ましい。
＜酸化物半導体層形成工程＞
その後、スパッタリング法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０ｎｍ〜１００ｎｍ程度）を成膜し、その後、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図７に示すように、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄ上に、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃを形成する。
その後、スパッタリング法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０ｎｍ〜１００ｎｍ程度）を成膜し、その後、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図７に示すように、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄ上に、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃを形成する。
＜ソースドレイン形成工程＞
さらに、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ〜１５０ｎｍ）及び銅膜（厚さ５０ｎｍ〜４００ｎｍ程度）などを順に成膜する。その後、その銅膜に対してフォトリソグラフィ及びウエットエッチングを行うとともに、そのチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図８に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、及びドレイン電極１６ｂを形成する。
さらに、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ〜１５０ｎｍ）及び銅膜（厚さ５０ｎｍ〜４００ｎｍ程度）などを順に成膜する。その後、その銅膜に対してフォトリソグラフィ及びウエットエッチングを行うとともに、そのチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図８に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、及びドレイン電極１６ｂを形成する。
この際、第１酸化物半導体層１３ａの第１チャネル領域Ｃａ、第２酸化物半導体層１３ｂの第２チャネル領域Ｃｂ、及び第３酸化物半導体層１３ｃの第３チャネル領域Ｃｃを露出させる。
また、図８に示すように、第１薄膜トランジスタ５ａにおいて、ソース電極１６ａａ及びドレイン電極１６ｂは、第１チャネル領域Ｃａを挟んで互いに対峙するように設けられる。
また、同様に、図８に示すように、第２薄膜トランジスタ５ｂにおいて、ソース電極１６ａａ及びドレイン電極１６ｂは、第２チャネル領域Ｃｂを挟んで互いに対峙するように設けられる。
また、同様に、図８に示すように、第３薄膜トランジスタ５ｃにおいて、ソース電極１６ａａ及びドレイン電極１６ｂは、第３チャネル領域Ｃｃを挟んで互いに対峙するように設けられる。
なお、本実施形態では、ソース電極１６ａａ及びドレイン電極１６ｂを構成する金属膜として、積層構造のチタン膜及び銅膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりソース電極１６ａａ及びドレイン電極１６ｂを形成する構成としても良い。
また、導電性材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）等の透光性を有する材料を使用する構成としても良い。
また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。
＜第２ゲート絶縁膜形成工程＞
次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図９に示すように、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃ、ソース電極１６ａａ、及びドレイン電極１６ｂを覆う第２ゲート絶縁膜１７を厚さ２００〜３００ｎｍ程度に形成する。
次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図９に示すように、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃ、ソース電極１６ａａ、及びドレイン電極１６ｂを覆う第２ゲート絶縁膜１７を厚さ２００〜３００ｎｍ程度に形成する。
なお、本実施形態においては、第２ゲート絶縁膜１７として、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料ガスとして使用して、例えば、プラズマＣＶＤ法により、膜厚２００ｎｍ〜３００ｎｍの酸化シリコン膜を形成することができる。
＜平坦化膜形成工程＞
次いで、第２ゲート絶縁膜１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる感光性の有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布することにより、図１０に示すように、第２ゲート絶縁膜１７の表面上に、第１酸化物半導体層１３ａ、第２酸化物半導体層１３ｂ、及び第３酸化物半導体層１３ｃを覆うように平坦化膜１８を形成する。
次いで、第２ゲート絶縁膜１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる感光性の有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布することにより、図１０に示すように、第２ゲート絶縁膜１７の表面上に、第１酸化物半導体層１３ａ、第２酸化物半導体層１３ｂ、及び第３酸化物半導体層１３ｃを覆うように平坦化膜１８を形成する。
＜開口部形成工程＞
次いで、平坦化膜１８に対して、露光及び現像を行うことにより、図１１に示すように、平坦化膜１８に、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃの上方に位置する開口部Ｃｅ，Ｃｆ，Ｃｇが形成される。なお、この際、図１１に示すように、平坦化膜１８に、コンタクトホールＣｄ用の開口部Ｃｈが形成される。
次いで、平坦化膜１８に対して、露光及び現像を行うことにより、図１１に示すように、平坦化膜１８に、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃの上方に位置する開口部Ｃｅ，Ｃｆ，Ｃｇが形成される。なお、この際、図１１に示すように、平坦化膜１８に、コンタクトホールＣｄ用の開口部Ｃｈが形成される。
＜第３ゲート電極形成工程＞
次いで、第２ゲート絶縁膜１７及び平坦化膜１８が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１２に示すように、開口部Ｃｆ，Ｃｇの底面であって第２ゲート絶縁膜１７の表面上に、透明電極からなる第３ゲート電極２５を形成するとともに、開口部Ｃｅの表面上に、第３薄膜トランジスタ５ｃの補助容量を構成する透明電極２８を形成する。
次いで、第２ゲート絶縁膜１７及び平坦化膜１８が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１２に示すように、開口部Ｃｆ，Ｃｇの底面であって第２ゲート絶縁膜１７の表面上に、透明電極からなる第３ゲート電極２５を形成するとともに、開口部Ｃｅの表面上に、第３薄膜トランジスタ５ｃの補助容量を構成する透明電極２８を形成する。
ここで、図１２に示すように、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、第３ゲート電極２５は、第２ゲート絶縁膜１７を介して、第１及び第２酸化物半導体層１３ａ，１３ｂのチャネル領域Ｃａ，Ｃｂに対向して配置される。従って、第３ゲート電極２５がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、ノイズを効果的に抑制でき、ソース電極１６ａａ及びドレイン電極１６ｂの電圧を安定にすることができる。
また、第３ゲート電極２５と補助容量を構成する透明電極２８とを同一の材料により同時に形成することができるため、製造工程が簡素化され、コストダウンを図ることができる。
また、上述のごとく、接地する配線（電源用配線）の電位量を制御することにより、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御して、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になり、２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になる。
＜層間絶縁膜形成工程＞
次いで、第３ゲート電極２５及び透明電極２８が形成された基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図１３に示すように、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃを覆う（即ち、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃ、ソース電極１６ａａ、ドレイン電極１６ｂ、及び第３ゲート電極２５を覆う）層間絶縁膜４２を厚さ２００〜３００ｎｍ程度に形成する。
次いで、第３ゲート電極２５及び透明電極２８が形成された基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図１３に示すように、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃを覆う（即ち、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃ、ソース電極１６ａａ、ドレイン電極１６ｂ、及び第３ゲート電極２５を覆う）層間絶縁膜４２を厚さ２００〜３００ｎｍ程度に形成する。
＜コンタクトホール形成工程＞
次いで、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２に対して、露光及び現像を行うことにより、図１３に示すように、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２に、ドレイン電極１６ｂに到達するコンタクトホールＣｄが形成される。
次いで、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２に対して、露光及び現像を行うことにより、図１３に示すように、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２に、ドレイン電極１６ｂに到達するコンタクトホールＣｄが形成される。
＜画素電極・補助容量形成工程＞
次いで、層間絶縁膜４２が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ（図３を参照）、ソース端子１９ｃ（図３を参照）を形成する。
次いで、層間絶縁膜４２が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ（図３を参照）、ソース端子１９ｃ（図３を参照）を形成する。
この際、図４に示すように、画素電極１９ａは、コンタクトホールＣｄの表面を覆うように、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２の表面上に形成される。
また、画素電極１９ａを形成することにより、第３薄膜トランジスタ５ｃにおいて、上述の透明電極２８と画素電極１９ａとにより補助容量を形成することができる。従って、第３薄膜トランジスタ５ｃと同層に補助容量配線を形成する必要がなくなるため、アクティブマトリクス基板２０ａの画素部の開口率を向上させることが可能になる。
なお、画素電極１９ａの材料としては、透過型の液晶表示装置５０を形成する場合は、酸化タングステンを含むインジウム酸化物やインジウム亜鉛酸化物（ＩＺＯ）、酸化チタンを含むインジウム酸化物やインジウム錫酸化物（ＩＴＯ）等を使用することができる。また、上述のインジウム亜鉛酸化物、インジウム錫酸化物以外に、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）等を使用することもできる。
また、反射型の液晶表示装置５０を形成する場合は、反射性を有する金属薄膜として、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、及びこれらの合金からなる導電膜を使用し、この金属薄膜を画素電極１９ａとして使用する構成とすることができる。
以上のようにして、図４に示すアクティブマトリクス基板２０ａを作製することができる。
＜対向基板作製工程＞
まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図１４（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図１４（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
次いで、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図１４（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図１４（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ〜２００ｎｍ程度に形成する。
最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図１４（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
以上のようにして、対向基板３０を作製することができる。
＜液晶注入工程＞
まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材３５を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
そして、上記貼合体に挟持されたシール材３５にＵＶ光を照射した後に、その貼合体を加熱することによりシール材３５を硬化させる。
最後に、上記シール材３５を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
以上のようにして、本実施形態の液晶表示装置５０を製造することができる。
以上に説明した本実施形態によれば、以下の効果を得ることができる。
（１）本実施形態においては、第２ゲート絶縁膜１７上に、第２ゲート絶縁膜１７を介して、第１チャネル領域Ｃａ及び第２チャネル領域Ｃｂに対向して配置された第３ゲート電極２５を設ける構成としている。従って、第１薄膜トランジスタ５ａの第３ゲート電極２５と第２薄膜トランジスタ５ｂの第３ゲート電極２５とを、電位の異なる配線３１，３２に接続することにより、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御して、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になる。その結果、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備えるアクティブマトリクス基板２０ａを容易に作製することができる。
（２）また、第３ゲート電極２５がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、ノイズを効果的に抑制でき、ソース電極１６ａａ及びドレイン電極１６ｂの電圧を安定にすることが可能になる。
（３）本実施形態においては、第３ゲート電極２５を、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、及び酸化亜鉛（ＺｎＯ）等の透光性を有する金属酸化物により形成する構成としている。従って、インジウム錫酸化物（ＩＴＯ）等の透明な金属酸化物を使用するため、設計レイアウトを行う際、第３ゲート電極２５の配線の配置による画素の開口率の低下を生じることなく、自由度の高い設計を行うことができる。
（４）本実施形態においては、半導体層として、第１酸化物半導体層１３ａ及び第２酸化物半導体層１３ｂを使用する構成としている。従って、アモルファスシリコンを半導体層に使用した薄膜トランジスタに比し、電子移動度が大きく、かつ低温プロセスが可能である第１薄膜トランジスタ５ａ及び第２薄膜トランジスタ５ｂを形成することができる。
（５）本実施形態においては、第１酸化物半導体層１３ａ及び第２酸化物半導体層１３ｂを、酸化インジウムガリウム亜鉛（ＩＧＺＯ）により形成する構成としている。従って、第１薄膜トランジスタ５ａ及び第２薄膜トランジスタ５ｂにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
（６）本実施形態においては、第３ゲート電極２５と透明電極２８を同一の材料により形成する構成としている。従って、第３ゲート電極２５と透明電極２８とを同一の材料により同時に形成することが可能になるため、アクティブマトリクス基板２０ａの製造工程が簡素化され、コストダウンを図ることができる。
なお、上記実施形態は以下のように変更しても良い。
上記実施形態においては、第１及び第２薄膜トランジスタ５ａ，５ｂの各々に第３ゲート電極２５を設けるダブルゲート構造を採用したが、第３ゲート電極２５は、第１及び第２薄膜トランジスタ５ａ，５ｂの少なくとも一方に設けられていれば良く、第１薄膜トランジスタ５ａ、または第２薄膜トランジスタ５ｂのいずれか一方に、第３ゲート電極２５を設ける構成としてもよい。
例えば、図１５に示すように、第１薄膜トランジスタ５ａにのみ第３ゲート電極２５を設けて、第１薄膜トランジスタ５ａにおいて、第３ゲート電極２５を、第２ゲート絶縁膜１７を介して、第１酸化物半導体層１３ａのチャネル領域Ｃａに対向して配置する構成としてもよい。
この場合、図１６に示すように、第１薄膜トランジスタ５ａの第３ゲート電極２５を電位Ｖｓｓの配線３１に接続し、第２薄膜トランジスタ５ｂのドレイン電極１６ｂを、配線３１の電位とは異なる電位Ｖｄｄを有する配線３２に接続することにより、上述の第１実施形態と同様に、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御することが可能になり、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になる。従って、上述の（１）〜（６）の効果と同様の効果を得ることができる。
また、本実施形態においては、半導体層として酸化物半導体層を使用したが、半導体層はこれに限定されず、酸化物半導体層の代わりに、例えば、アモルファスシリコンやポリシリコンからなるシリコン系半導体層を薄膜トランジスタの半導体層として使用する構成としても良い。
また、上記実施形態においては、酸化物半導体層として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層を使用したが、酸化物半導体層はこれに限定されず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。
これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。
また、１族元素、１３族元素、１４族元素、１５族元素、または１７族元素のうち１種、または複数種の不純物元素が添加されたＺｎＯの非晶質状態、多結晶状態、または非晶質状態と多結晶状態が混在する微結晶状態のもの、あるいは上記不純物が添加されていないものを使用することもできる。
本発明の活用例としては、酸化物半導体の半導体層を用いた薄膜トランジスタ基板及びその製造方法、表示装置が挙げられる。
５ 薄膜トランジスタ
５ａ 第１薄膜トランジスタ
５ｂ 第２薄膜トランジスタ
５ｃ 第３薄膜トランジスタ
１０ａ 絶縁基板
１１ｂ 第１ゲート電極
１１ｃ 第２ゲート電極
１１ｄ 第４ゲート電極
１２ 第１ゲート絶縁膜
１３ａ 第１酸化物半導体層（第１半導体層）
１３ｂ 第２酸化物半導体層（第２半導体層）
１３ｃ 第３酸化物半導体層
１６ａａ ソース電極
１６ｂ ドレイン電極
１７ 第２ゲート絶縁膜（絶縁膜）
１８ 平坦化膜
１９ａ 画素電極
２０ａ アクティブマトリクス基板（薄膜トランジスタ基板）
２５ 第３ゲート電極
２８ 透明電極
３０ 対向基板
４０ 液晶層（表示媒体層）
５０ 液晶表示装置
Ｃａ 第１チャネル領域
Ｃｂ 第２チャネル領域
５ａ 第１薄膜トランジスタ
５ｂ 第２薄膜トランジスタ
５ｃ 第３薄膜トランジスタ
１０ａ 絶縁基板
１１ｂ 第１ゲート電極
１１ｃ 第２ゲート電極
１１ｄ 第４ゲート電極
１２ 第１ゲート絶縁膜
１３ａ 第１酸化物半導体層（第１半導体層）
１３ｂ 第２酸化物半導体層（第２半導体層）
１３ｃ 第３酸化物半導体層
１６ａａ ソース電極
１６ｂ ドレイン電極
１７ 第２ゲート絶縁膜（絶縁膜）
１８ 平坦化膜
１９ａ 画素電極
２０ａ アクティブマトリクス基板（薄膜トランジスタ基板）
２５ 第３ゲート電極
２８ 透明電極
３０ 対向基板
４０ 液晶層（表示媒体層）
５０ 液晶表示装置
Ｃａ 第１チャネル領域
Ｃｂ 第２チャネル領域
上記目的を達成するために、本発明の薄膜トランジスタ基板は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられ、第１チャネル領域を有する第１半導体層とを備える第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と、第２ゲート電極上に設けられ、第２チャネル領域を有する第２半導体層とを備える第２薄膜トランジスタと、第１半導体層及び第２半導体層を覆う絶縁膜とを備え、絶縁膜上に設けられ、絶縁膜を介して、第１チャネル領域及び第２チャネル領域の少なくとも一方に対向して配置された第３ゲート電極と、絶縁基板上に設けられた第３薄膜トランジスタと、絶縁膜上において、第３ゲート電極と同層に設けられ、第３薄膜トランジスタの補助容量を構成する透明電極とを備え、第３ゲート電極と透明電極とが同一の材料により形成されていることを特徴とする。
また、第３ゲート電極がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタにおいて、ノイズを効果的に抑制できる。従って、例えば、第１及び第２薄膜トランジスタの各々に設けられたソース電極及びドレイン電極の電圧を安定にすることが可能になる。
更に、第３ゲート電極と透明電極とが同層に設けられ、かつ第３ゲート電極と透明電極とが同一の材料により形成されているため、第３ゲート電極と透明電極とを同一の材料により同時に形成することが可能になる。従って、薄膜トランジスタ基板の製造工程が簡素化され、コストダウンを図ることができる。
更に、第３ゲート電極と透明電極とが同層に設けられ、かつ第３ゲート電極と透明電極とが同一の材料により形成されているため、第３ゲート電極と透明電極とを同一の材料により同時に形成することが可能になる。従って、薄膜トランジスタ基板の製造工程が簡素化され、コストダウンを図ることができる。
本発明の薄膜トランジスタ基板の製造方法は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられ、第１チャネル領域を有する第１半導体層とを備える第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と、第２ゲート電極上に設けられ、第２チャネル領域を有する第２半導体層とを備える第２薄膜トランジスタと、第１半導体層、及び第２半導体層を覆う絶縁膜と、前記絶縁基板上に設けられた第３薄膜トランジスタと、絶縁膜上において、第３ゲート電極と同層に設けられ、第３薄膜トランジスタの補助容量を構成する透明電極とを備えた薄膜トランジスタ基板の製造方法であって、絶縁基板上に第１ゲート電極及び第２ゲート電極を形成する第１及び第２ゲート電極形成工程と、第１ゲート電極上に第１半導体層を形成し、第２ゲート電極上に第２半導体層を形成する半導体層形成工程と、第１半導体層、及び第２半導体層を覆うように、絶縁膜を形成する絶縁膜形成工程と、絶縁膜上に、第１チャネル領域及び第２チャネル領域の少なくとも一方に対向して配置されるように、第３ゲート電極を形成するとともに、第３ゲート電極と透明電極とを同一の材料により同時に形成する第３ゲート電極形成工程とを少なくとも備えることを特徴とする。
また、第３ゲート電極がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタにおいて、ノイズを効果的に抑制できる。従って、例えば、第１及び第２薄膜トランジスタの各々に設けられたソース電極及びドレイン電極の電圧を安定にすることが可能な薄膜トランジスタ基板を作製することができる。
更に、第３ゲート電極と透明電極とを同層に設け、かつ第３ゲート電極と透明電極とを同一の材料により形成するため、第３ゲート電極と透明電極とを同一の材料により同時に形成することが可能になる。従って、薄膜トランジスタ基板の製造工程が簡素化され、コストダウンを図ることができる。
更に、第３ゲート電極と透明電極とを同層に設け、かつ第３ゲート電極と透明電極とを同一の材料により形成するため、第３ゲート電極と透明電極とを同一の材料により同時に形成することが可能になる。従って、薄膜トランジスタ基板の製造工程が簡素化され、コストダウンを図ることができる。
また、本発明の薄膜トランジスタ基板の製造方法においては、第１半導体層と第２半導体層とが、酸化物半導体層であることが好ましい。
同構成によれば、アモルファスシリコンを半導体層に使用した薄膜トランジスタに比し、電子移動度が大きく、かつ低温プロセスが可能である薄膜トランジスタを形成することができる。
同構成によれば、アモルファスシリコンを半導体層に使用した薄膜トランジスタに比し、電子移動度が大きく、かつ低温プロセスが可能である薄膜トランジスタを形成することができる。
また、本発明の薄膜トランジスタ基板の製造方法においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることが好ましい。
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
また、本発明の薄膜トランジスタ基板の製造方法においては、酸化物半導体層が、酸化インジウムガリウム亜鉛からなることが好ましい。
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
また、本発明の薄膜トランジスタ基板の製造方法においては、酸化物半導体層が、酸化インジウムガリウム亜鉛からなることが好ましい。
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
本発明は、薄膜トランジスタ基板に関し、特に、酸化物半導体の半導体層を用いた薄膜トランジスタ基板及びその製造方法、表示装置に関する。
アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
また、近年、アクティブマトリクス基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンの半導体層を用いた従来の薄膜トランジスタに代わって、高速移動が可能なＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系の酸化物半導体膜により形成された酸化物半導体の半導体層（以下、「酸化物半導体層」とも称する）を用いたＴＦＴが提案されている。
より具体的には、例えば、絶縁基板上に設けられた第１ゲート電極と、第１ゲート電極を覆うように設けられた第１ゲート絶縁膜と、第１ゲート絶縁膜上に第１ゲート電極に重なるように設けられた酸化物半導体層と、酸化物半導体層上に接続されたソース電極及びドレイン電極と、酸化物半導体層を覆うように設けられた第２ゲート絶縁膜と、第２ゲート絶縁膜上に設けられた第２ゲート電極とを備えたダブルゲート構造を有するＴＦＴが開示されている（例えば、特許文献１参照）。
ここで、一般的な周辺回路一体型の表示装置においては、例えば、画素のスイッチング素子に用いられるリーク電流の低い薄膜トランジスタと、周辺回路に用いられる閾値電圧が低く、高速駆動が可能な薄膜トランジスタが要求される。
また、複数の薄膜トランジスタを使用して周辺回路を作製する場合、高速駆動の観点から、ｎ型チャネルとｐ型チャネルとの両方が必要なＣＭＯＳインバータや、インバータを構成する２つの薄膜トランジスタの閾値電圧の差が大きいエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータが広く使用されているが、アモルファスＩＧＺＯ等の高速移動酸化物半導体は、その多くがｎ型（電子）伝導であり、ドーピングによってもｐ型（ホール）伝導化しないため、ＣＭＯＳ回路構成が使用できない。
従って、高速移動酸化物半導体を使用した回路においては、ＣＭＯＳインバータ回路を利用することができないという課題があり、各薄膜トランジスタの閾値電圧を独立に制御し、かつ高速動作が可能なＥ／Ｄインバータ回路の作製が必要とされている。
しかし、上記特許文献１に記載のＴＦＴにおいては、ダブルゲート駆動（第１ゲート電極及び第２ゲート電極に同電位を印加して駆動）を行っており、ハンプ抑制は実現できるが、上記ダブルゲート構造を有する薄膜トランジスタを２つ使用してインバータを作製した場合であっても、インバータを構成する２つの薄膜トランジスタの各々の閾値電圧を独立して制御することが困難である。従って、２つの薄膜トランジスタの閾値電圧を異ならせることができず、２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることができないという問題があった。
そこで、本発明は、上述の問題に鑑みてなされたものであり、簡単な構成で、閾値電圧の異なる複数の薄膜トランジスタを形成することができる薄膜トランジスタ基板及びその製造方法、表示装置を提供することを目的とする。
上記目的を達成するために、本発明の薄膜トランジスタ基板は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられ、第１チャネル領域を有する第１半導体層とを備える第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と、第２ゲート電極上に設けられ、第２チャネル領域を有する第２半導体層とを備える第２薄膜トランジスタと、第１及び第２半導体層上に設けられたソース電極及びドレイン電極と、第１半導体層、第２半導体層、ソース電極及びドレイン電極を覆う絶縁膜と、絶縁膜上に設けられ、絶縁膜を介して、第１チャネル領域及び第２チャネル領域の少なくとも一方に対向して配置されるとともに、ソース電極及びドレイン電極の少なくとも一方に接続された第３ゲート電極と、絶縁基板上に設けられた第３薄膜トランジスタと、絶縁膜上において、第３ゲート電極と同層に設けられ、第３薄膜トランジスタの補助容量を構成する透明電極とを備え、第３ゲート電極と透明電極とが同一の材料により形成されていることを特徴とする。
同構成によれば、第３ゲート電極に接続する配線（電源用配線）の電位量を制御することにより、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を制御することができるため、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を異ならせることが可能になる。従って、２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になるため、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備える薄膜トランジスタ基板を容易に作製することが可能になる。
また、第３ゲート電極がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタにおいて、ノイズを効果的に抑制できる。従って、例えば、第１及び第２薄膜トランジスタの各々に設けられたソース電極及びドレイン電極の電圧を安定にすることが可能になる。
更に、第３ゲート電極と透明電極とが同層に設けられ、かつ第３ゲート電極と透明電極とが同一の材料により形成されているため、第３ゲート電極と透明電極とを同一の材料により同時に形成することが可能になる。従って、薄膜トランジスタ基板の製造工程が簡素化され、コストダウンを図ることができる。
また、本発明の薄膜トランジスタ基板においては、第３ゲート電極が、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、及び酸化亜鉛（ＺｎＯ）からなる群より選ばれる少なくとも１種の金属酸化物により形成されていることが好ましい。
同構成によれば、インジウム錫酸化物（ＩＴＯ）等の透明な金属酸化物を使用するため、設計レイアウトを行う際、第３ゲート電極の配線の配置による画素の開口率の低下を生じることなく、自由度の高い設計を行うことができる。
また、本発明の薄膜トランジスタ基板においては、第１半導体層と第２半導体層とが、酸化物半導体層であることが好ましい。
同構成によれば、アモルファスシリコンを半導体層に使用した薄膜トランジスタに比し、電子移動度が大きく、かつ低温プロセスが可能である薄膜トランジスタを形成することができる。
また、本発明の薄膜トランジスタ基板においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることが好ましい。
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
また、本発明の薄膜トランジスタ基板においては、酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなることが好ましい。
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
また、本発明の薄膜トランジスタ基板においては、第１半導体層と第２半導体層とが、シリコン系半導体層であることが好ましい。
また、本発明の薄膜トランジスタ基板は、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備える薄膜トランジスタ基板を、容易に作製することができるという優れた特性を備えている。従って、本発明の薄膜トランジスタ基板は、薄膜トランジスタ基板と、薄膜トランジスタ基板に対向して配置された対向基板と、薄膜トランジスタ基板及び対向基板の間に設けられた表示媒体層とを備える表示装置に好適に使用できる。また、本発明の表示装置は、表示媒体層が液晶層である表示装置に好適に使用できる。
本発明の薄膜トランジスタ基板の製造方法は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられ、第１チャネル領域を有する第１半導体層とを備える第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と、第２ゲート電極上に設けられ、第２チャネル領域を有する第２半導体層とを備える第２薄膜トランジスタと、第１及び第２半導体層上に設けられたソース電極及びドレイン電極と、第１半導体層、第２半導体層、ソース電極及びドレイン電極を覆う絶縁膜と、絶縁基板上に設けられた第３薄膜トランジスタと、絶縁膜上において、第３ゲート電極と同層に設けられ、第３薄膜トランジスタの補助容量を構成する透明電極とを備えた薄膜トランジスタ基板の製造方法であって、絶縁基板上に第１ゲート電極及び第２ゲート電極を形成する第１及び第２ゲート電極形成工程と、第１ゲート電極上に第１半導体層を形成し、第２ゲート電極上に第２半導体層を形成する半導体層形成工程と、第１及び第２半導体層上にソース電極及びドレイン電極を形成するソースドレイン形成工程と、第１半導体層、第２半導体層、ソース電極及びドレイン電極を覆うように、絶縁膜を形成する絶縁膜形成工程と、絶縁膜上に、第１チャネル領域及び第２チャネル領域の少なくとも一方に対向して配置されるとともに、ソース電極及びドレイン電極の少なくとも一方に接続される第３ゲート電極を形成し、第３ゲート電極と透明電極とを同一の材料により同時に形成する第３ゲート電極形成工程と、を少なくとも備えることを特徴とする。
同構成によれば、第３ゲート電極に接続する配線（電源用配線）の電位量を制御することにより、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を制御することができるため、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を異ならせることが可能になる薄膜トランジスタ基板を作製することができる。従って、２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になるため、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備える薄膜トランジスタ基板を容易に作製することが可能になる。
また、第３ゲート電極がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタにおいて、ノイズを効果的に抑制できる。従って、例えば、第１及び第２薄膜トランジスタの各々に設けられたソース電極及びドレイン電極の電圧を安定にすることが可能な薄膜トランジスタ基板を作製することができる。
更に、第３ゲート電極と透明電極とを同層に設け、かつ第３ゲート電極と透明電極とを同一の材料により形成するため、第３ゲート電極と透明電極とを同一の材料により同時に形成することが可能になる。従って、薄膜トランジスタ基板の製造工程が簡素化され、コストダウンを図ることができる。
また、本発明の薄膜トランジスタ基板の製造方法においては、第１半導体層と第２半導体層とが、酸化物半導体層であることが好ましい。
同構成によれば、アモルファスシリコンを半導体層に使用した薄膜トランジスタに比し、電子移動度が大きく、かつ低温プロセスが可能である薄膜トランジスタを形成することができる。
また、本発明の薄膜トランジスタ基板の製造方法においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることが好ましい。
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
また、本発明の薄膜トランジスタ基板の製造方法においては、酸化物半導体層が、酸化インジウムガリウム亜鉛からなることが好ましい。
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
本発明によれば、簡単な構成で、閾値電圧の異なる複数の薄膜トランジスタを備える薄膜トランジスタ基板を容易に作製することが可能になる。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。尚、本発明は以下の実施形態に限定されるものではない。
図１は、本発明の実施形態に係る薄膜トランジスタを備えるアクティブマトリクス基板（薄膜トランジスタ基板）を有する液晶表示装置の断面図であり、図２は、本発明の実施形態に係る薄膜トランジスタを備えるアクティブマトリクス基板の平面図である。また、図３は、本発明の実施形態に係る薄膜トランジスタを備えるアクティブマトリクス基板の平面図であり、図４は、本発明の実施形態に係るアクティブマトリクス基板の断面図である。
液晶表示装置５０は、図１に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた表示媒体層である液晶層４０とを備えている。また、液晶表示装置５０は、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着するとともに、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３５とを備えている。
また、液晶表示装置５０では、図１〜図３に示すように、複数の画素等で構成され、シール材３５の内側の部分に画像表示を行う表示領域Ｄが規定され、また、アクティブマトリクス基板２０ａの対向基板３０から突出する部分に駆動回路領域（端子領域）Ｔが規定されている。この駆動回路領域Ｔは、図２、図３に示すように、表示領域Ｄの周辺に設けられている。
また、駆動回路領域Ｔには、ゲートドライバ領域Ｔｇとソースドライバ領域Ｔｓとが設けられている。そして、ゲートドライバ領域Ｔｇには、表示領域Ｄの走査配線（ゲート配線）１１ａを駆動するゲートドライバ２６が設けられており、ソースドライバ領域Ｔｓには、表示領域Ｄの信号配線（ソース配線）１６ａを駆動するソースドライバ２７が設けられている。
アクティブマトリクス基板２０ａは、図３、図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の信号配線１６ａとを備えている。
また、アクティブマトリクス基板２０ａは、薄膜トランジスタ５を備えており、この薄膜トランジスタ５は、図４に示すように、駆動回路（即ち、ゲートドライバ２６）の能動素子であって、絶縁基板１０ａ上に形成された第１薄膜トランジスタ５ａ及び第２薄膜トランジスタ５ｂと、画素のスイッチング素子であって、絶縁基板１０ａ上に形成された第３薄膜トランジスタ５ｃとにより構成されている。
また、アクティブマトリクス基板２０ａは、図４に示すように、第１薄膜トランジスタ５ａ、第２薄膜トランジスタ５ｂ、及び第３薄膜トランジスタ５ｃを覆うように設けられた第２ゲート絶縁膜１７と、第２ゲート絶縁膜１７を覆うように設けられた平坦化膜１８とを備えている。また、アクティブマトリクス基板２０ａは、平坦化膜１８の表面上に設けられ、インジウム錫酸化物（ＩＴＯ）等により形成された透明電極２８と、透明電極２８の表面上に設けられた層間絶縁膜４２と、層間絶縁膜４２上にマトリクス状に設けられ、第３薄膜トランジスタ５ｃに接続された複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
なお、本実施形態においては、第３薄膜トランジスタ５ｃにおいて、上述の透明電極２８と画素電極１９ａとにより補助容量が形成される構造（スタック構造）が採用されている。
走査配線１１ａは、図３に示すように、駆動回路領域Ｔのゲートドライバ領域Ｔｇに引き出され、そのゲートドライバ領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
また、信号配線１６ａは、図３に示すように、駆動回路領域Ｔのソースドライバ領域Ｔｓに中継用の配線として引き出され、そのソースドライバ領域Ｔｓにおいて、ソース端子１９ｃに接続されている。
第１薄膜トランジスタ５ａは、図４に示すように、絶縁基板１０ａ上に設けられた第１ゲート電極１１ｂと、第１ゲート電極１１ｂを覆うように設けられた第１ゲート絶縁膜１２と、第１ゲート絶縁膜１２上で第１ゲート電極１１ｂに重なるように島状に設けられた第１チャネル領域Ｃａを有する第１酸化物半導体層１３ａとを備えている、また、第１薄膜トランジスタ５ａは、第１酸化物半導体層１３ａ上に第１ゲート電極１１ｂに重なるとともに第１チャネル領域Ｃａを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
また、同様に、第２薄膜トランジスタ５ｂは、図４に示すように、絶縁基板１０ａ上に設けられた第２ゲート電極１１ｃと、第２ゲート電極１１ｃを覆うように設けられた第１ゲート絶縁膜１２と、第１ゲート絶縁膜１２上で第２ゲート電極１１ｃに重なるように島状に設けられた第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂとを備えている。また、第２薄膜トランジスタ５ｂは、第２酸化物半導体層１３ｂ上に第２ゲート電極１１ｃに重なるとともに第２チャネル領域Ｃｂを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
また、第３薄膜トランジスタ５ｃは、ボトムゲート構造を有しており、図４に示すように、絶縁基板１０ａ上に設けられた第４ゲート電極１１ｄと、第４ゲート電極１１ｄを覆うように設けられた第１ゲート絶縁膜１２と、第１ゲート絶縁膜１２上で第４ゲート電極１１ｄに重なるように島状に設けられた第３チャネル領域Ｃｃを有する第３酸化物半導体層１３ｃとを備えている。また、第３薄膜トランジスタ５ｃは、第３酸化物半導体層１３ｃ上に第４ゲート電極１１ｄに重なるとともに第３チャネル領域Ｃｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃは、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）等からなる酸化物半導体膜により形成されている。
なお、ソース電極１６ａａは、信号配線１６ａが側方への突出した部分であり、図４に示すように、第１導電層１４ａ及び第２導電層１５ａの積層膜により構成されている。また、ドレイン電極１６ｂは、図４に示すように、第１導電層１４ｂ及び第２導電層１５ｂの積層膜により構成されている。
そして、第３薄膜トランジスタ５ｃを構成するドレイン電極１６ｂは、第２ゲート絶縁膜１７、平坦化膜１８、及び層間絶縁膜４２の積層膜に形成されたコンタクトホールＣｄを介して画素電極１９ａに接続されている。
対向基板３０は、後述する図１４（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１並びにブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層とを備えている。また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
液晶層４０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
上記構成の液晶表示装置５０では、各画素において、ゲートドライバ２６からゲート信号が走査配線１１ａを介して第４ゲート電極１１ｄに送られて、第３薄膜トランジスタ５ｃがオン状態になったときに、ソースドライバ２７からソース信号が信号配線１６ａを介してソース電極１６ａａに送られて、第３酸化物半導体層１３ｃ及びドレイン電極１６ｂを介して、画素電極１９ａに所定の電荷が書き込まれる。
この際、アクティブマトリクス基板２０ａの各画素電極１９ａと対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。
そして、液晶表示装置５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
ここで、本実施形態においては、図４に示すように、駆動回路（即ち、ゲートドライバ２６、またはソースドライバ２７）の能動素子として機能する第１薄膜トランジスタ５ａにおいて、第１酸化物半導体層１３ａの第１チャネル領域Ｃａの上方に、透明電極により構成された第３ゲート電極２５が設けられている点に特徴がある。また、駆動回路（即ち、ゲートドライバ２６、またはソースドライバ２７）の能動素子として機能する第２薄膜トランジスタ５ｂにおいて、第２酸化物半導体層１３ｂの第２チャネル領域Ｃｂの上方に、透明電極により構成された第３ゲート電極２５が設けられている点に特徴がある。
より具体的には、図４に示すように、第１及び第２薄膜トランジスタ５ａ，５ｂの各々において、第３ゲート電極２５は、第２ゲート絶縁膜１７を介して、第１及び第２酸化物半導体層１３ａ，１３ｂのチャネル領域Ｃａ，Ｃｂに対向して配置されている。
この様な構成により、接地する配線（電源用配線）の電位量を制御することにより、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御して、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になる。その結果、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂとの間の閾値電圧の差を十分に大きくすることが可能になる。
より具体的には、例えば、図５に示すように、第１薄膜トランジスタ５ａの第３ゲート電極２５を電位Ｖｓｓの配線３１に接続するとともに、第２薄膜トランジスタ５ｂの第３ゲート電極２５を、配線３１の電位とは異なる電位Ｖｄｄを有する配線３２に接続することにより、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御することが可能になり、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になる。
その結果、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備えるアクティブマトリクス基板２０ａを容易に作製することができる。
また、第３ゲート電極２５が、ノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、ノイズを効果的に抑制でき、ソース電極１６ａａ及びドレイン電極１６ｂの電圧を安定にすることが可能になる。
また、上記従来技術においては、第２ゲート電極がモリブテン（Ｍｏ）により形成されており、透明電極を形成するインジウム錫酸化物（ＩＴＯ）とは異なる材料により形成されているため、上述のスタック構造を採用する際に、第２ゲート電極と透明電極を同一の材料により同時に形成することができない。
一方、本実施形態においては、第３ゲート電極２５と、補助容量を構成する透明電極２８とを同一の材料により同時に形成することが可能になるため、製造工程が簡素化され、コストダウンを図ることができる。
なお、第３ゲート電極２５及び上述の透明電極２８を形成する材料としては、上述のインジウム錫酸化物（ＩＴＯ）の他に、例えば、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、及び酸化亜鉛（ＺｎＯ）等の透光性を有する金属酸化物を使用することができる。
そして、本実施形態においては、第１薄膜トランジスタ５ａが、閾値電圧が高いエンハンスメント型の薄膜トランジスタとして使用され、また、第２薄膜トランジスタ５ｂが、閾値電圧が低いディプリーション型の薄膜トランジスタとして使用される。そして、これらの第１及び第２薄膜トランジスタ５ａ，５ｂにより、閾値電圧の差が大きいエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータが構成されている。
また、第３薄膜トランジスタ５ｃが、閾値電圧が高く、リーク電流の低いエンハンスメント型の薄膜トランジスタとして画素のスイッチング素子に使用される。
次に、本実施形態の液晶表示装置５０の製造方法の一例について図６〜図１４を用いて説明する。図６〜図１３は、薄膜トランジスタ、及びアクティブマトリクス基板の製造工程を断面で示す説明図であり、図１４は、対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、薄膜トランジスタ及びアクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
まず、薄膜トランジスタ及びアクティブマトリクス基板作製工程について説明する。
＜第１及び第２ゲート電極形成工程＞
まず、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、モリブテン膜（厚さ１５０ｎｍ程度）などを成膜する。その後、そのモリブテン膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図６に示すように、絶縁基板１０ａ上に第１ゲート電極１１ｂと第２ゲート電極１１ｃとを形成する。なお、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの形成と同時に、第４ゲート電極１１ｄ、走査配線１１ａ及び信号配線１６ａを形成する。
まず、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、モリブテン膜（厚さ１５０ｎｍ程度）などを成膜する。その後、そのモリブテン膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図６に示すように、絶縁基板１０ａ上に第１ゲート電極１１ｂと第２ゲート電極１１ｃとを形成する。なお、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの形成と同時に、第４ゲート電極１１ｄ、走査配線１１ａ及び信号配線１６ａを形成する。
また、本実施形態では、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄを構成する金属膜として、単層構造のモリブテン膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜、チタン膜、銅膜等の金属膜、または、これらの合金膜や金属窒化物による膜により、これらのゲート電極１１を、５０ｎｍ〜３００ｎｍの厚さで形成する構成としても良い。
また、上記プラスチック基板を形成する材料としては、例えば、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリエーテルサルフォン樹脂、アクリル樹脂、及びポリイミド樹脂を使用することができる。
＜第１ゲート絶縁膜形成工程＞
続いて、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図７に示すように、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄを覆うように第１ゲート絶縁膜１２を形成する。
続いて、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図７に示すように、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄを覆うように第１ゲート絶縁膜１２を形成する。
なお、第１ゲート絶縁膜１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
また、絶縁基板１０ａからの不純物等の拡散防止の観点から、下層側のゲート絶縁膜として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁膜として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。
例えば、下層側のゲート絶縁膜として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁膜として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
また、低い成膜温度により、ゲートリーク電流の少ない緻密な第１ゲート絶縁膜１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁膜中に混入させることが好ましい。
＜酸化物半導体層形成工程＞
その後、スパッタリング法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０ｎｍ〜１００ｎｍ程度）を成膜し、その後、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図７に示すように、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄ上に、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃを形成する。
その後、スパッタリング法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０ｎｍ〜１００ｎｍ程度）を成膜し、その後、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図７に示すように、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、及び第４ゲート電極１１ｄ上に、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃを形成する。
＜ソースドレイン形成工程＞
さらに、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ〜１５０ｎｍ）及び銅膜（厚さ５０ｎｍ〜４００ｎｍ程度）などを順に成膜する。その後、その銅膜に対してフォトリソグラフィ及びウエットエッチングを行うとともに、そのチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図８に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、及びドレイン電極１６ｂを形成する。
さらに、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ〜１５０ｎｍ）及び銅膜（厚さ５０ｎｍ〜４００ｎｍ程度）などを順に成膜する。その後、その銅膜に対してフォトリソグラフィ及びウエットエッチングを行うとともに、そのチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図８に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、及びドレイン電極１６ｂを形成する。
この際、第１酸化物半導体層１３ａの第１チャネル領域Ｃａ、第２酸化物半導体層１３ｂの第２チャネル領域Ｃｂ、及び第３酸化物半導体層１３ｃの第３チャネル領域Ｃｃを露出させる。
また、図８に示すように、第１薄膜トランジスタ５ａにおいて、ソース電極１６ａａ及びドレイン電極１６ｂは、第１チャネル領域Ｃａを挟んで互いに対峙するように設けられる。
また、同様に、図８に示すように、第２薄膜トランジスタ５ｂにおいて、ソース電極１６ａａ及びドレイン電極１６ｂは、第２チャネル領域Ｃｂを挟んで互いに対峙するように設けられる。
また、同様に、図８に示すように、第３薄膜トランジスタ５ｃにおいて、ソース電極１６ａａ及びドレイン電極１６ｂは、第３チャネル領域Ｃｃを挟んで互いに対峙するように設けられる。
なお、本実施形態では、ソース電極１６ａａ及びドレイン電極１６ｂを構成する金属膜として、積層構造のチタン膜及び銅膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりソース電極１６ａａ及びドレイン電極１６ｂを形成する構成としても良い。
また、導電性材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）等の透光性を有する材料を使用する構成としても良い。
また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。
＜第２ゲート絶縁膜形成工程＞
次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図９に示すように、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃ、ソース電極１６ａａ、及びドレイン電極１６ｂを覆う第２ゲート絶縁膜１７を厚さ２００〜３００ｎｍ程度に形成する。
次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図９に示すように、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃ、ソース電極１６ａａ、及びドレイン電極１６ｂを覆う第２ゲート絶縁膜１７を厚さ２００〜３００ｎｍ程度に形成する。
なお、本実施形態においては、第２ゲート絶縁膜１７として、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料ガスとして使用して、例えば、プラズマＣＶＤ法により、膜厚２００ｎｍ〜３００ｎｍの酸化シリコン膜を形成することができる。
＜平坦化膜形成工程＞
次いで、第２ゲート絶縁膜１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる感光性の有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布することにより、図１０に示すように、第２ゲート絶縁膜１７の表面上に、第１酸化物半導体層１３ａ、第２酸化物半導体層１３ｂ、及び第３酸化物半導体層１３ｃを覆うように平坦化膜１８を形成する。
次いで、第２ゲート絶縁膜１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる感光性の有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布することにより、図１０に示すように、第２ゲート絶縁膜１７の表面上に、第１酸化物半導体層１３ａ、第２酸化物半導体層１３ｂ、及び第３酸化物半導体層１３ｃを覆うように平坦化膜１８を形成する。
＜開口部形成工程＞
次いで、平坦化膜１８に対して、露光及び現像を行うことにより、図１１に示すように、平坦化膜１８に、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃの上方に位置する開口部Ｃｅ，Ｃｆ，Ｃｇが形成される。なお、この際、図１１に示すように、平坦化膜１８に、コンタクトホールＣｄ用の開口部Ｃｈが形成される。
次いで、平坦化膜１８に対して、露光及び現像を行うことにより、図１１に示すように、平坦化膜１８に、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃの上方に位置する開口部Ｃｅ，Ｃｆ，Ｃｇが形成される。なお、この際、図１１に示すように、平坦化膜１８に、コンタクトホールＣｄ用の開口部Ｃｈが形成される。
＜第３ゲート電極形成工程＞
次いで、第２ゲート絶縁膜１７及び平坦化膜１８が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１２に示すように、開口部Ｃｆ，Ｃｇの底面であって第２ゲート絶縁膜１７の表面上に、透明電極からなる第３ゲート電極２５を形成するとともに、開口部Ｃｅの表面上に、第３薄膜トランジスタ５ｃの補助容量を構成する透明電極２８を形成する。
次いで、第２ゲート絶縁膜１７及び平坦化膜１８が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１２に示すように、開口部Ｃｆ，Ｃｇの底面であって第２ゲート絶縁膜１７の表面上に、透明電極からなる第３ゲート電極２５を形成するとともに、開口部Ｃｅの表面上に、第３薄膜トランジスタ５ｃの補助容量を構成する透明電極２８を形成する。
ここで、図１２に示すように、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、第３ゲート電極２５は、第２ゲート絶縁膜１７を介して、第１及び第２酸化物半導体層１３ａ，１３ｂのチャネル領域Ｃａ，Ｃｂに対向して配置される。従って、第３ゲート電極２５がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、ノイズを効果的に抑制でき、ソース電極１６ａａ及びドレイン電極１６ｂの電圧を安定にすることができる。
また、第３ゲート電極２５と補助容量を構成する透明電極２８とを同一の材料により同時に形成することができるため、製造工程が簡素化され、コストダウンを図ることができる。
また、上述のごとく、接地する配線（電源用配線）の電位量を制御することにより、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御して、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になり、２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になる。
＜層間絶縁膜形成工程＞
次いで、第３ゲート電極２５及び透明電極２８が形成された基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図１３に示すように、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃを覆う（即ち、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃ、ソース電極１６ａａ、ドレイン電極１６ｂ、及び第３ゲート電極２５を覆う）層間絶縁膜４２を厚さ２００〜３００ｎｍ程度に形成する。
次いで、第３ゲート電極２５及び透明電極２８が形成された基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図１３に示すように、第１〜第３薄膜トランジスタ５ａ，５ｂ，５ｃを覆う（即ち、第１〜第３酸化物半導体層１３ａ，１３ｂ，１３ｃ、ソース電極１６ａａ、ドレイン電極１６ｂ、及び第３ゲート電極２５を覆う）層間絶縁膜４２を厚さ２００〜３００ｎｍ程度に形成する。
＜コンタクトホール形成工程＞
次いで、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２に対して、露光及び現像を行うことにより、図１３に示すように、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２に、ドレイン電極１６ｂに到達するコンタクトホールＣｄが形成される。
次いで、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２に対して、露光及び現像を行うことにより、図１３に示すように、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２に、ドレイン電極１６ｂに到達するコンタクトホールＣｄが形成される。
＜画素電極・補助容量形成工程＞
次いで、層間絶縁膜４２が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ（図３を参照）、ソース端子１９ｃ（図３を参照）を形成する。
次いで、層間絶縁膜４２が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ（図３を参照）、ソース端子１９ｃ（図３を参照）を形成する。
この際、図４に示すように、画素電極１９ａは、コンタクトホールＣｄの表面を覆うように、第２ゲート絶縁膜１７、平坦化膜１８及び層間絶縁膜４２の表面上に形成される。
また、画素電極１９ａを形成することにより、第３薄膜トランジスタ５ｃにおいて、上述の透明電極２８と画素電極１９ａとにより補助容量を形成することができる。従って、第３薄膜トランジスタ５ｃと同層に補助容量配線を形成する必要がなくなるため、アクティブマトリクス基板２０ａの画素部の開口率を向上させることが可能になる。
なお、画素電極１９ａの材料としては、透過型の液晶表示装置５０を形成する場合は、酸化タングステンを含むインジウム酸化物やインジウム亜鉛酸化物（ＩＺＯ）、酸化チタンを含むインジウム酸化物やインジウム錫酸化物（ＩＴＯ）等を使用することができる。また、上述のインジウム亜鉛酸化物、インジウム錫酸化物以外に、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）等を使用することもできる。
また、反射型の液晶表示装置５０を形成する場合は、反射性を有する金属薄膜として、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、及びこれらの合金からなる導電膜を使用し、この金属薄膜を画素電極１９ａとして使用する構成とすることができる。
以上のようにして、図４に示すアクティブマトリクス基板２０ａを作製することができる。
＜対向基板作製工程＞
まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図１４（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図１４（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
次いで、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図１４（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図１４（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ〜２００ｎｍ程度に形成する。
最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図１４（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
以上のようにして、対向基板３０を作製することができる。
＜液晶注入工程＞
まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet
）硬化及び熱硬化併用型樹脂などからなるシール材３５を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
）硬化及び熱硬化併用型樹脂などからなるシール材３５を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
そして、上記貼合体に挟持されたシール材３５にＵＶ光を照射した後に、その貼合体を加熱することによりシール材３５を硬化させる。
最後に、上記シール材３５を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
以上のようにして、本実施形態の液晶表示装置５０を製造することができる。
以上に説明した本実施形態によれば、以下の効果を得ることができる。
（１）本実施形態においては、第２ゲート絶縁膜１７上に、第２ゲート絶縁膜１７を介して、第１チャネル領域Ｃａ及び第２チャネル領域Ｃｂに対向して配置された第３ゲート電極２５を設ける構成としている。従って、第１薄膜トランジスタ５ａの第３ゲート電極２５と第２薄膜トランジスタ５ｂの第３ゲート電極２５とを、電位の異なる配線３１，３２に接続することにより、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御して、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になる。その結果、簡単な構成で、閾値電圧の異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を備えるアクティブマトリクス基板２０ａを容易に作製することができる。
（２）また、第３ゲート電極２５がノイズシールド用電極として作用するため、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、ノイズを効果的に抑制でき、ソース電極１６ａａ及びドレイン電極１６ｂの電圧を安定にすることが可能になる。
（３）本実施形態においては、第３ゲート電極２５を、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、及び酸化亜鉛（ＺｎＯ）等の透光性を有する金属酸化物により形成する構成としている。従って、インジウム錫酸化物（ＩＴＯ）等の透明な金属酸化物を使用するため、設計レイアウトを行う際、第３ゲート電極２５の配線の配置による画素の開口率の低下を生じることなく、自由度の高い設計を行うことができる。
（４）本実施形態においては、半導体層として、第１酸化物半導体層１３ａ及び第２酸化物半導体層１３ｂを使用する構成としている。従って、アモルファスシリコンを半導体層に使用した薄膜トランジスタに比し、電子移動度が大きく、かつ低温プロセスが可能である第１薄膜トランジスタ５ａ及び第２薄膜トランジスタ５ｂを形成することができる。
（５）本実施形態においては、第１酸化物半導体層１３ａ及び第２酸化物半導体層１３ｂを、酸化インジウムガリウム亜鉛（ＩＧＺＯ）により形成する構成としている。従って、第１薄膜トランジスタ５ａ及び第２薄膜トランジスタ５ｂにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
（６）本実施形態においては、第３ゲート電極２５と透明電極２８を同一の材料により形成する構成としている。従って、第３ゲート電極２５と透明電極２８とを同一の材料により同時に形成することが可能になるため、アクティブマトリクス基板２０ａの製造工程が簡素化され、コストダウンを図ることができる。
なお、上記実施形態は以下のように変更しても良い。
上記実施形態においては、第１及び第２薄膜トランジスタ５ａ，５ｂの各々に第３ゲート電極２５を設けるダブルゲート構造を採用したが、第３ゲート電極２５は、第１及び第２薄膜トランジスタ５ａ，５ｂの少なくとも一方に設けられていれば良く、第１薄膜トランジスタ５ａ、または第２薄膜トランジスタ５ｂのいずれか一方に、第３ゲート電極２５を設ける構成としてもよい。
例えば、図１５に示すように、第１薄膜トランジスタ５ａにのみ第３ゲート電極２５を設けて、第１薄膜トランジスタ５ａにおいて、第３ゲート電極２５を、第２ゲート絶縁膜１７を介して、第１酸化物半導体層１３ａのチャネル領域Ｃａに対向して配置する構成としてもよい。
この場合、図１６に示すように、第１薄膜トランジスタ５ａの第３ゲート電極２５を電位Ｖｓｓの配線３１に接続し、第２薄膜トランジスタ５ｂのドレイン電極１６ｂを、配線３１の電位とは異なる電位Ｖｄｄを有する配線３２に接続することにより、上述の第１実施形態と同様に、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を制御することが可能になり、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になる。従って、上述の（１）〜（６）の効果と同様の効果を得ることができる。
また、本実施形態においては、半導体層として酸化物半導体層を使用したが、半導体層はこれに限定されず、酸化物半導体層の代わりに、例えば、アモルファスシリコンやポリシリコンからなるシリコン系半導体層を薄膜トランジスタの半導体層として使用する構成としても良い。
また、上記実施形態においては、酸化物半導体層として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層を使用したが、酸化物半導体層はこれに限定されず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。
これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。
また、１族元素、１３族元素、１４族元素、１５族元素、または１７族元素のうち１種、または複数種の不純物元素が添加されたＺｎＯの非晶質状態、多結晶状態、または非晶質状態と多結晶状態が混在する微結晶状態のもの、あるいは上記不純物が添加されていないものを使用することもできる。
本発明の活用例としては、酸化物半導体の半導体層を用いた薄膜トランジスタ基板及びその製造方法、表示装置が挙げられる。
５ 薄膜トランジスタ
５ａ 第１薄膜トランジスタ
５ｂ 第２薄膜トランジスタ
５ｃ 第３薄膜トランジスタ
１０ａ 絶縁基板
１１ｂ 第１ゲート電極
１１ｃ 第２ゲート電極
１１ｄ 第４ゲート電極
１２ 第１ゲート絶縁膜
１３ａ 第１酸化物半導体層（第１半導体層）
１３ｂ 第２酸化物半導体層（第２半導体層）
１３ｃ 第３酸化物半導体層
１６ａａ ソース電極
１６ｂ ドレイン電極
１７ 第２ゲート絶縁膜（絶縁膜）
１８ 平坦化膜
１９ａ 画素電極
２０ａ アクティブマトリクス基板（薄膜トランジスタ基板）
２５ 第３ゲート電極
２８ 透明電極
３０ 対向基板
４０ 液晶層（表示媒体層）
５０ 液晶表示装置
Ｃａ 第１チャネル領域
Ｃｂ 第２チャネル領域
５ａ 第１薄膜トランジスタ
５ｂ 第２薄膜トランジスタ
５ｃ 第３薄膜トランジスタ
１０ａ 絶縁基板
１１ｂ 第１ゲート電極
１１ｃ 第２ゲート電極
１１ｄ 第４ゲート電極
１２ 第１ゲート絶縁膜
１３ａ 第１酸化物半導体層（第１半導体層）
１３ｂ 第２酸化物半導体層（第２半導体層）
１３ｃ 第３酸化物半導体層
１６ａａ ソース電極
１６ｂ ドレイン電極
１７ 第２ゲート絶縁膜（絶縁膜）
１８ 平坦化膜
１９ａ 画素電極
２０ａ アクティブマトリクス基板（薄膜トランジスタ基板）
２５ 第３ゲート電極
２８ 透明電極
３０ 対向基板
４０ 液晶層（表示媒体層）
５０ 液晶表示装置
Ｃａ 第１チャネル領域
Ｃｂ 第２チャネル領域
Claims (11)
- 絶縁基板と、
前記絶縁基板上に設けられた第１ゲート電極と、前記第１ゲート電極上に設けられ、第１チャネル領域を有する第１半導体層とを備える第１薄膜トランジスタと、
前記絶縁基板上に設けられた第２ゲート電極と、前記第２ゲート電極上に設けられ、第２チャネル領域を有する第２半導体層とを備える第２薄膜トランジスタと、
前記第１半導体層及び前記第２半導体層を覆う絶縁膜と
を備えた薄膜トランジスタ基板であって、
前記絶縁膜上に設けられ、該絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域の少なくとも一方に対向して配置された第３ゲート電極を備えることを特徴とする薄膜トランジスタ基板。 - 前記第３ゲート電極が、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、及び酸化亜鉛（ＺｎＯ）からなる群より選ばれる少なくとも１種の金属酸化物により形成されていることを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 前記第１半導体層と前記第２半導体層とが、酸化物半導体層であることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ基板。
- 前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項３に記載の薄膜トランジスタ基板。
- 前記酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなることを特徴とする請求項４に記載の薄膜トランジスタ基板。
- 前記第１半導体層と前記第２半導体層とが、シリコン系半導体層であることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ基板。
- 前記絶縁基板上に設けられた第３薄膜トランジスタと、
前記絶縁膜上に設けられ、前記第３薄膜トランジスタの補助容量を構成する透明電極と
を更に備え、
前記第３ゲート電極と前記透明電極とが同一の材料により形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の薄膜トランジスタ基板。 - 請求項１〜請求項６のいずれか１項に記載の前記薄膜トランジスタ基板と、
前記薄膜トランジスタ基板に対向して配置された対向基板と、
前記薄膜トランジスタ基板及び前記対向基板の間に設けられた表示媒体層と
を備えることを特徴とする表示装置。 - 前記表示媒体層が液晶層であることを特徴とする請求項８に記載の表示装置。
- 絶縁基板と、前記絶縁基板上に設けられた第１ゲート電極と、前記第１ゲート電極上に設けられ、第１チャネル領域を有する第１半導体層とを備える第１薄膜トランジスタと、前記絶縁基板上に設けられた第２ゲート電極と、前記第２ゲート電極上に設けられ、第２チャネル領域を有する第２半導体層とを備える第２薄膜トランジスタと、前記第１半導体層、及び前記第２半導体層を覆う絶縁膜とを備えた薄膜トランジスタ基板の製造方法であって、
前記絶縁基板上に前記第１ゲート電極及び前記第２ゲート電極を形成する第１及び第２ゲート電極形成工程と、
前記第１ゲート電極上に前記第１半導体層を形成し、前記第２ゲート電極上に前記第２半導体層を形成する半導体層形成工程と、
前記第１半導体層、及び前記第２半導体層を覆うように、前記絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、前記第１チャネル領域及び前記第２チャネル領域の少なくとも一方に対向して配置されるように、第３ゲート電極を形成する第３ゲート電極形成工程と
を少なくとも備えることを特徴とする薄膜トランジスタ基板の製造方法。 - 前記薄膜トランジスタ基板は、前記絶縁基板上に設けられた第３薄膜トランジスタ基板を更に備えており、
前記第３ゲート電極形成工程において、前記第３ゲート電極と前記第３薄膜トランジスタの補助容量を構成する透明電極とを同一の材料により同時に形成することを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
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