JPWO2007007589A1 - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

動作安定性に優れ、高歩留まりで製造可能なＩＩＩ族窒化物半導体電界効果トランジスタを提供する。ＨＪＦＥＴ１００は、ＧａＮチャネル層１１２とＡｌＧａＮ電子供給層１１３とのヘテロ接合を含むＩＩＩ族窒化物半導体層構造と、ＩＩＩ族窒化物半導体層構造上に離間して形成されたソース電極１０１およびドレイン電極１０３と、ソース電極１０１とドレイン電極１０３の間に配置されたゲート電極１０２と、を備える。ゲート電極１０２とドレイン電極１０３との間の領域において、ＩＩＩ族窒化物半導体層構造の上部にＳｉＮ膜１２１を有する。ＳｉＮ膜１２１とＡｌＧａＮ電子供給層１１３との界面におけるＡｌＧａＮ電子供給層１１３中の不純物濃度が、１Ｅ１７ａｔｏｍｓ／ｃｍ³以下である。

Description

本発明は、ＩＩＩ族窒化物半導体を用いた電界効果トランジスタおよびその製造方法に関するものである。

ＧａＮをはじめとするＩＩＩ族窒化物半導体は、ＧａＡｓ系半導体に比べ大きなバンドギャップ、高い絶縁破壊電界、そして大きな電子の飽和ドリフト速度を有するため、高温動作、高速スイッチング動作、大電力動作等の点で優れた電子素子を実現する材料として期待を集めている。

また、ＩＩＩ族窒化物半導体は、圧電性を有するため、ヘテロ接合構造によって、自発分極とピエゾ分極からヘテロ接合部に生成される高濃度二次元キャリアガスの利用が可能であり、不純物ドーピングによる発生したキャリアによって駆動するＧａＡｓ系半導体電界効果トランジスタとは異なった機構での動作が可能であるという特徴を持っている。

このようなＩＩＩ族窒化物半導体素子においては、ヘテロ接合部でキャリアガスが発生するのに伴い、半導体層構造表面に負電荷が誘起され、これがトランジスタの諸特性に大きな影響を及ぼすことから、表面負電荷の制御技術の開発が重要である。以下、この点について説明する。

ヘテロ接合を含むＩＩＩ族窒化物半導体の積層構造では、ピエゾ分極等によりチャネル層に大きな電荷が発生する一方、ＡｌＧａＮ等の半導体層表面に負電荷が発生することが知られている（非特許文献１）。こうした負電荷は、ドレイン電流に直接作用し、素子性能に強い影響を及ぼす。具体的には、表面に大きな負電荷が発生すると、交流動作時の最大ドレイン電流が直流時に比べ劣化する。この現象を以下、電流コラプスと称する。電流コラプスは、ＧａＡｓ系へテロ接合素子においては、分極電荷の発生が極めて小さいためみられず、ＩＩＩ族窒化物半導体素子において顕著にみられる特有の現象である。

こうした問題に対し、従来、表面保護層を形成することで電流コラプスの低減がなされていた。保護膜を設けない構造では、電流コラプスのため、高電圧印加時に充分なドレイン電流が得られず、ＩＩＩ族窒化物半導体材料を用いる利点を得ることが困難である。また、電流コラプス抑制の効果は、保護膜を用いる材料によっても異なっており、一般にはＳｉＮが電流コラプス抑制の効果が高いことが知られている。以下、保護膜を有する従来のトランジスタの一例について説明する。

図２８は、従来のヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下ＨＪＦＥＴと称する）の構成を示す断面図である。図２８に示したＨＪＦＥＴは、たとえば非特許文献２に報告されている。

図２８のＨＪＦＥＴ２００においては、サファイア基板２０９の上にＡｌＮからなるバッファ層２１１、ＧａＮチャネル層２１２およびＡｌＧａＮ電子供給層２１３がこの順で積層されている。その上に、ソース電極２０１とドレイン電極２０３とが形成されており、これらの電極は、ＡｌＧａＮ電子供給層２１３とオーム性接触している。また、ソース電極２０１とドレイン電極２０３の間にゲート電極２０２が形成され、このゲート電極２０２は、ＡｌＧａＮ電子供給層２１３にショットキー性接触している。最上層には、表面保護膜としてＳｉＮ膜２２１が形成されている。

次に、ＨＪＦＥＴ２００の製造方法を説明する。まず、サファイアからなる基板２０９上に、たとえば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）成長法や有機金属気相エピタキシ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）成長法等によって半導体を成長させる。このようにして、基板側から順に、アンドープＡｌＮからなるバッファ層２１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層２１２（膜厚２μｍ）、およびアンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層２１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる。

次いで、ＧａＮチャネル層２１２が露出するまでエピタキシャル層構造の一部をエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＡｌＧａＮ電子供給層２１３の所定の領域にフォトレジストを形成した後、ＡｌＧａＮ電子供給層２１３上にたとえばＴｉ／Ａｌ等の金属を蒸着し、リフトオフ法等を用い、ソース電極２０１およびドレイン電極２０３を形成する。そして、これを６５０℃でアニールすることにより、これらの電極とＡｌＧａＮ電子供給層２１３との間にオーム性接合を形成する。

つづいて、ＡｌＧａＮ電子供給層２１３の所定の領域にフォトレジストを形成した後、ＡｌＧａＮ電子供給層２１３上に、たとえばゲート電極用の金属膜としてＮｉ（上層）／Ａｕ（下層）を蒸着し、リフトオフすることにより、ＡｌＧａＮ電子供給層２１３とショットキー接合されたゲート電極２０２を形成する。そして、プラズマＣＶＤ法等により、ＳｉＮ膜２２１（膜厚５０ｎｍ）を形成する。以上の手順により、図２８に示したＨＪＦＥＴ２００が得られる。
Ｕ． Ｋ． Ｍｉｓｈｒａ， Ｐ． Ｐａｒｉｋｈ， ａｎｄ Ｙｉ−Ｆｅｎｇ Ｗｕ， 「ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ -Ａｎ ｏｖｅｒｖｉｅｗ ｏｆ ｄｅｖｉｃｅ ｏｐｅｒａｔｉｏｎ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ．」 Ｐｒｏｃ． ＩＥＥＥ， ｖｏｌ． ９０， Ｎｏ．６， ｐｐ．１０２２−１０３１， ２００２ ２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト（ＩＥＤＭ０１−３８１〜３８４）、安藤（Ｙ． Ａｎｄｏ）

ところが、上述した製造方法で得られたＨＪＦＥＴについて本発明者が検討したところ、表面保護膜を設けた場合においても、得られたトランジスタの特性にばらつきが生じる場合や、充分なドレイン電流が得られない場合があることが明らかになった。

本発明者は、こうした原因について以下のように推察した。
第一に、充分なドレイン電流が流れない原因として、製造過程でＡｌＧａＮ電子供給層２１３とＳｉＮ膜２２１との界面に導入された不純物が界面準位を形成し、キャリアがトラップされてしまうことが推察された。不純物により界面準位が形成されると、電流コラプスが発生するため、ドレイン電流を低下させる要因となる。

ここで、電流コラプスは、ゲート耐圧とトレードオフの関係となっている。ＡｌＧａＮ表面に発生する負の分極電荷は、その上に堆積する保護膜（パッシベーション膜）の電気的性質によっては、そのトランジスタ特性に大きな影響を与える。一般に、表面に大きな負の固定電荷が存在すると、高いゲート耐圧が得られるが、交流動作時の電流コラプスが大きくなる傾向が見られる。一方、表面の負電荷量が少ないと、ゲート耐圧は低いが、電流コラプスが小さい。トランジスタの動作は、一般にこのトレードオフ関係に支配されるが、ＡｌＧａＮ（上層）／ＧａＮ（下層）ヘテロ構造では、たとえば表面に１Ｅ１３ａｔｏｍｓ／ｃｍ²オーダーの負電荷が発生するため、表面パッシベーションの品質により、前述のトレードオフ関係が極めて顕著に現れる。耐圧の値が、表面パッシベーションの状態により１桁以上変化することも珍しくない。このような大きな変化は、ＧａＡｓ系トランジスタでは見られない現象である。逆に言えば、ＩＩＩ族窒化物半導体系トランジスタは表面状態に極めて敏感なデバイスであり、その電気特性において高い性能を高歩留まりで安定的に得るためには、表面状態の制御に細心の注意を払う必要がある。

第二に、ＳｉＮ膜２２１を設けてもなお生じるトランジスタ特性のばらつきとしては、たとえば、トランジスタの動作時の効率のばらつきが挙げられる。これについて本発明者が検討した結果、トランジスタの動作時の効率がばらつく原因として、ゲート電極２０２のショットキー特性のばらつきによりＨＪＦＥＴ２００のゲートリーク電流にばらつきが生じることが推察された。そこで、ＨＪＦＥＴ２００のショットキー特性のばらつきの原因についてさらに検討を行ったところ、ＡｌＧａＮ電子供給層２１３とＳｉＮ膜２２１との界面に導入された不純物がショットキー特性にも影響を与えていることが見出された。以下、この点について説明する。

従来のＨＪＦＥＴ２００の製造途中においては、ＡｌＧａＮ電子供給層２１３の表面が剥き出しの状態となる。このため、製造工程において、ＡｌＧａＮ電子供給層２１３の表面にフォトレジストが形成さる。また、レジストを除去する際に、プラズマアッシングによるプラズマダメージに数回曝される。さらには、ＡｌＧａＮ電子供給層２１３の表面が剥き出しのまま、オーム性電極形成時の高温アニールが行われる。

このような製造工程を経て得られたＨＪＦＥＴ２００のＩＩＩ族窒化物半導体層２１３の表面とゲート電極２０２との界面における酸素等の不純物濃度をＳＩＭＳ（二次イオン質量分析法）により測定したところ、１Ｅ１８ａｔｏｍｓ／ｃｍ³〜１Ｅ１９ａｔｏｍｓ／ｃｍ³程度であった。このように不純物濃度が高くなるのは、ＡｌＧａＮ電子供給層２１３の表面が、前述した電極形成工程時のプラズマダメージを受けたり、高温アニールの後大気に曝されたりすることで、より酸化されやすくなるためであると考えられる。ＡｌＧａＮ電子供給層２１３の表面を清浄な状態にするためには、酸等によるエッチングが有効であるが、オーム性電極等を形成した後では、レジストで覆っていてもエッチング液の周り込みがあり、金属が侵され、オーミック性の劣化等が起きる。このため電極形成後はエッチングにより表面状態を充分に清浄な状態することは困難である。

このように、ＨＪＦＥＴ２００において、ＡｌＧａＮ電子供給層の表面状態はプロセスによる影響を受けやすい。このため、ＡｌＧａＮ電子供給層２１３の表面は、半導体の結晶性の変化等を受け、初期の清浄な状態と異なった状態となる。こうした状態としては、たとえば、
（ｉ）プラズマダメージや高温アニールによって半導体結晶が変化した状態、および
（ｉｉ）大気に曝されることによってＡｌＧａＮ電子供給層表面に酸素が混入した状態
が挙げられる。

次に、得られたＨＪＦＥＴ２００のショットキー特性の測定結果を説明する。図２５（ａ）および図２５（ｂ）は、従来の製造方法で得られたＨＪＦＥＴ２００（図２８）と、後述する実施例のＨＪＦＥＴ１００（図１）との特性を比較する図である。ここでは、３インチウェーハ１０枚で得られたＨＪＦＥＴでのショットキー障壁高さφ_B（ｅＶ）（図２５（ａ））および理想化因子ｎ（図２５（ｂ））が示されている。理想化因子ｎは、理想的にショットキー接合した場合のショットキー障壁高さφ_Bからのずれの程度を示す指標であり、ｎ＝１の場合が理想的にショットキー接合されている場合に対応し、ｎ値が１に近いほど、ショットキー性は良好である。図２５より、従来の製造方法で得られたＨＪＦＥＴ２００においては、理想的なショットキー接合に比べφ_Ｂが下がり、また、ｎが１から大きくずれている。

以上の検討より、実際のデバイスにおいては、表面に結晶欠陥等が存在するため、ｎ値が理想値ｎ＝１からずれ、結果として、見かけ上のφ_Ｂを低下させることがわかる。これは、交流動作時のゲートリーク電流の増加を引き起こし、素子の安定動作の妨げになる。また、結晶欠陥に何らかの分布がある場合、それに伴いショットキー特性にばらつきが生じ、素子特性の再現性を劣化させる。したがって、素子の安定動作と特性の再現性を向上するためには、ｎ値を１に近づけることと、および、結晶状態を均一にすること、つまりはゲート電極を形成する半導体表面の結晶性を制御することが重要である。

本発明者は、こうした観点から検討を進め、ＩＩＩ族窒化物半導体トランジスタに表面保護膜を設けるとともに半導体表面の清浄度を向上させることにより、電流コラプスが少なく、またショットキー特性に優れたトランジスタを実現できることを見出した。本発明はこうした新規な知見に基づきなされたものである。

本発明によれば、
ヘテロ接合を含むＩＩＩ族窒化物半導体層構造と、
該ＩＩＩ族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の領域において、前記ＩＩＩ族窒化物半導体層構造上に絶縁膜を有し、
前記絶縁膜と前記ＩＩＩ族窒化物半導体層構造との界面における前記ＩＩＩ族窒化物半導体層構造中の不純物濃度が、１Ｅ１７ａｔｏｍｓ／ｃｍ³以下であることを特徴とする電界効果トランジスタが提供される。

本発明の電界効果トランジスタにおいては、ゲート電極とドレイン電極との間の領域において、ヘテロ界面を有するＩＩＩ族窒化物半導体層構造上に設けられた絶縁膜とＩＩＩ族窒化物半導体層構造との界面における不純物濃度が、１Ｅ１７ａｔｏｍｓ／ｃｍ³以下である。このため、本発明のトランジスタにおいては、ＩＩＩ族窒化物半導体層構造における不純物による界面準位形成が抑制され、電流コラプスが効果的に抑制される。また、本発明のトランジスタは優れたショットキー特性を有する。界面の不純物濃度を１Ｅ１７ａｔｏｍｓ／ｃｍ³以下とすることによりショットキー特性が優れる理由として、ＩＩＩ族窒化物半導体層構造の結晶性が向上することが推察される。また、本発明のトランジスタは、動作安定性に優れ、高い歩留まりで安定的に製造可能な構成となっている。

なお、本発明において、不純物濃度は、たとえばＳＩＭＳ（二次イオン質量分析法）により測定することができる。

本発明において、電流コラプスの抑制の観点では、前記絶縁膜を、たとえば窒素を含む絶縁膜、好ましくはシリコンと窒素からなるＳｉＮ膜とすることができる。

また、本発明によれば、
上記電界効果トランジスタの製造方法であって、
成膜室中で、ヘテロ接合を含むＩＩＩ族窒化物半導体層構造を形成する工程と、
前記ＩＩＩ族窒化物半導体層構造上に前記絶縁膜を形成する工程と、
前記絶縁膜の所定の領域をエッチングにより選択的に除去して開口部を形成し、前記ＩＩＩ族窒化物半導体層構造上に、前記開口部を埋め込むように前記ゲート電極を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法が提供される。

本発明の方法によれば、絶縁膜がゲート電極作製前に形成される。従来の方法においては、背景技術の項で図２８を参照して前述したように、ゲート電極形成後、表面保護膜が形成されるのに対し、この方法によれば、絶縁膜形成後の製造工程で、ＩＩＩ族窒化物半導体層表面にフォトレジストが形成されたり、表面がプラズマに侵されることがない。よって、本発明の製造方法によれば、経時変化による窒化物半導体表面の酸化を抑制することができる。したがって、絶縁膜とＩＩＩ族窒化物半導体層構造との界面が清浄な電界効果トランジスタを安定して製造することができる。このため、本発明によれば、ＩＩＩ族窒化物半導体層の酸化による電流コラプスを抑制することができる。また、ショットキー界面の均一性に優れた電界効果トランジスタを安定的に製造することができる。また、ゲート電極とドレイン電極との間の領域におけるＩＩＩ族窒化物半導体層表面の結晶状態を良好なものとすることができる。また、結晶状態の均一性を向上させることができる。

また、本発明によれば、
成膜室中でヘテロ接合を含むＩＩＩ族窒化物半導体層構造を形成する工程と、
前記ＩＩＩ族窒化物半導体層構造上に絶縁膜を形成する工程と、
前記絶縁膜の所定の領域をエッチングにより選択的に除去して開口部を形成し、前記ＩＩＩ族窒化物半導体層構造上に、前記開口部を埋め込むようにゲート電極を形成する工程と、
を含み、
前記ＩＩＩ族窒化物半導体層構造を形成する工程の後、前記ＩＩＩ族窒化物半導体層構造を前記成膜室から取り出すことなく前記絶縁膜を形成する工程を行うことを特徴とする電界効果トランジスタの製造方法が提供される。

また、本発明によれば、
成膜室中でヘテロ接合を含むＩＩＩ族窒化物半導体層構造を形成する工程と、
前記ＩＩＩ族窒化物半導体層構造上に絶縁膜を形成する工程と、
前記絶縁膜の所定の領域をエッチングにより選択的に除去して開口部を形成し、前記ＩＩＩ族窒化物半導体層構造上に、前記開口部を埋め込むようにゲート電極を形成する工程と、
前記ＩＩＩ族窒化物半導体層構造を形成する工程の後、前記絶縁膜を形成する工程の前に、
酸を用いたウェットエッチングにより、前記ＩＩＩ族窒化物半導体層構造の表面を洗浄する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法が提供される。

本発明の製造方法においては、ＩＩＩ族窒化物半導体層構造の表面が清浄な状態で絶縁膜を形成する。電流コラプスを抑制するためにＩＩＩ族窒化物半導体層構造上に絶縁膜を形成する従来の製造方法においては、絶縁膜の形成を電極形成後に行っていたのが通常であったため、ＩＩＩ族窒化物半導体層構造の表面の不純物により界面順位が形成されてしまっていた。これに対し、本発明の製造方法によれば、ＩＩＩ族窒化物半導体層構造上に絶縁膜を成膜する工程を工夫することにより、これらの界面が清浄な電界効果トランジスタを得ることができる。このため、界面の酸化により生じる電流コラプスが抑制され、またショットキー特性に優れた電界効果トランジスタを安定的に製造することができる。

なお、本発明において、前記絶縁膜を形成する工程の後、前記絶縁膜の所定の領域をエッチングにより選択的に除去し、前記ＩＩＩ族窒化物半導体層構造上に、除去された領域を埋め込むようにソース電極とドレイン電極とを離間して形成してもよい。このとき、ソース電極とドレイン電極とを形成する工程と、ゲート電極を形成する工程は、どちらを先に行ってもよい。

以上説明したように、本発明によれば、動作安定性に優れ、高い歩留まりで製造可能なＩＩＩ族窒化物半導体電界効果トランジスタが実現される。

上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。

実施例に係る電界効果トランジスタの構成を示す断面図である。 実施例に係る電界効果トランジスタの構成を示す断面図である。 実施例に係る電界効果トランジスタの構成を示す断面図である。 実施例に係る電界効果トランジスタの構成を示す断面図である。 実施例に係る電界効果トランジスタの構成を示す断面図である。 実施例に係る電界効果トランジスタの構成を示す断面図である。 図１の電界効果トランジスタの製造工程を示す断面図である。 図１の電界効果トランジスタの製造工程を示す断面図である。 図１の電界効果トランジスタの製造工程を示す断面図である。 図２の電界効果トランジスタの製造工程を示す断面図である。 図２の電界効果トランジスタの製造工程を示す断面図である。 図２の電界効果トランジスタの製造工程を示す断面図である。 図２の電界効果トランジスタの製造工程を示す断面図である。 図３の電界効果トランジスタの製造工程を示す断面図である。 図３の電界効果トランジスタの製造工程を示す断面図である。 図３の電界効果トランジスタの製造工程を示す断面図である。 図３の電界効果トランジスタの製造工程を示す断面図である。 図４の電界効果トランジスタの製造工程を示す断面図である。 図４の電界効果トランジスタの製造工程を示す断面図である。 図４の電界効果トランジスタの製造工程を示す断面図である。 図５の電界効果トランジスタの製造工程を示す断面図である。 図５の電界効果トランジスタの製造工程を示す断面図である。 図５の電界効果トランジスタの製造工程を示す断面図である。 図５の電界効果トランジスタの製造工程を示す断面図である。 実施例および従来の電界効果トランジスタの製造方法を比較する図である。 実施例および従来の電界効果トランジスタの製造方法を比較する図である。 実施例に係る電界効果トランジスタの構成を示す断面図である。 従来の電界効果トランジスタの構成を示す断面図である。

以下、ＩＩＩ族窒化物半導体構造として、ＡｌＧａＮ電子供給層／ＧａＮチャネル層および表面保護膜（以下、単に「保護膜」とも呼ぶ。）を有するＨＪＦＥＴを例に、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。また、本明細書においては、積層構造を「上層／下層（基板側）」と表記する。

図１は、本実施形態の電界効果トランジスタの基本構成を示す図である。この電界効果トランジスタ（ＨＪＦＥＴ１００）は、ヘテロ接合を含むＩＩＩ族窒化物半導体層構造（ＧａＮチャネル層１１２、ＡｌＧａＮ電子供給層１１３）と、これらのＩＩＩ族窒化物半導体層構造上に離間して形成されたソース電極１０１およびドレイン電極１０３と、ソース電極１０１とドレイン電極１０３との間に配置されたゲート電極１０２と、を備える。ＨＪＦＥＴ１００は、ヘテロ接合構造を有するため、自発分極とピエゾ分極からヘテロ接合部に生成される高濃度二次元キャリアガスの利用が可能である。

ＩＩＩ族窒化物半導体層構造は、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）からなるチャネル層と、Ａｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）とからなる電子供給層を含み、ヘテロ界面は、Ｉｎ_ｘＧａ_１−ｘＮとＡｌ_ｙＧａ_１−ｙＮとの界面である。ただし、上記式において、ｘとｙが同時にゼロにならないようにすることが必要である。

ＨＪＦＥＴ１００は、ゲート電極１０２とドレイン電極１０３との間の領域において、ＧａＮチャネル層１１２およびＡｌＧａＮ電子供給層１１３の積層構造上に保護膜として絶縁膜（ＳｉＮ膜１２１）を有する。

保護膜は、上記ＳｉＮ膜１２１のように、絶縁材料から構成される。ＳｉＮ膜１２１は、ゲート電極１０２とドレイン電極１０３との間の領域の全面に設けられていてもよいし、当該領域の一部に設けられていてもよい。ゲート電極１０２とドレイン電極１０３との間の領域全面をＳｉＮ膜１２１が被覆する構成とすることにより、電流コラプスをさらに効果的に抑制することができる。

ＳｉＮ膜１２１は、ＧａＮチャネル層１１２およびＡｌＧａＮ電子供給層１１３の積層構造を構成する元素のうち少なくとも一つとして窒素を含む絶縁膜である。保護膜中の元素がＡｌＧａＮ電子供給層１１３と保護膜との界面に移動すると、界面の不純物として準位が形成される懸念があるが、ＳｉＮ膜１２１中の窒素はＡｌＧａＮ電子供給層１１３を構成するＮと共通するため、ＡｌＧａＮ電子供給層１１３に対して不純物とならず、界面準位が形成されないようにすることができる。このため、電流コラプスの発生をさらに効果的に抑制できる。また、保護膜をＳｉＮ膜１２１とすることにより、ＡｌＧａＮ電子供給層１１３と共通の材料を用いることが可能となる。

また、ＡｌＧａＮ電子供給層１１３であるＡｌＧａＮエピタキシャル層上にＳｉＮを成長させる場合、成長条件に応じて、成長初期に、下層のＡｌＧａＮと格子整合しようとして下地の結晶性を反映するようにＳｉＮがいわゆるエピタキシャル成長する。このとき、ＳｉＮ膜１２１は、ＧａＮチャネル層１１２およびＡｌＧａＮ電子供給層１１３の積層構造上に、エピタキシャル成長した領域を含む膜である。エピタキシャル成長した領域を含む膜とすることにより、ＩＩＩ族窒化物半導体層構造とＳｉＮ膜１２１とを連続工程で製造することが可能となる。また、得られたＳｉＮ膜１２１の膜質の安定性を向上させることができる。

ＳｉＮ膜１２１は、構成元素として酸素を実質的に含まない膜である。酸素は、ＩＩＩ族窒化物半導体中で準位を形成しやすいため、酸素を実質的に含まない構成とすることにより、電流コラプスの発生をさらに確実に抑制することができる。なお、「酸素を実質的に含まない」とは、膜中に酸素を意図的に含有させていないことをいい、酸素の不純物準位形成による電流コラプスの発生を抑制できる程度であれば、非意図的に含まれる酸素が存在してもよい。また、酸素濃度がＳＩＭＳにおける検出限界以下であることが好ましい。

ＳｉＮ膜１２１の厚さは、たとえば５ｎｍ以上２００ｎｍ以下、さらに具体的には５ｎｍ以上１００ｎｍ以下である。５ｎｍ以上とすることにより、界面における電流コラプスをさらに確実に抑制することができる。また、ＳｉＮ膜１２１の厚さは、たとえば２００ｎｍ以下、好ましくは１５０ｎｍ以下、さらに好ましくは１００ｎｍ以下とする。こうすることによって、電流コラプスを抑制するとともに、ゲート耐圧を向上させることが可能となり、両者のトレードオフの問題をさらに有効に解決することができる。

また、ＳｉＮ膜１２１は、清浄なＡｌＧａＮ電子供給層１１３の表面に成長した膜である。ＨＪＦＥＴ１００においては、ＳｉＮ膜１２１とＧａＮチャネル層１１２およびＡｌＧａＮ電子供給層１１３の積層構造との界面における不純物濃度が、１Ｅ１７ａｔｏｍｓ／ｃｍ³以下、好ましくは１Ｅ１５ａｔｏｍｓ／ｃｍ³以下である。こうすることにより、ＡｌＧａＮ電子供給層１１３における界面準位形成を抑制し、電流コラプスの発生を抑制できる。また、ショットキー特性を向上させることができる。なお、本明細書において、不純物濃度は、界面に含まれる炭素と酸素の合計濃度である。本実施形態および以下の実施例において、不純物濃度は、たとえばＳＩＭＳ（二次イオン質量分析法）により測定することができる。

ただし、上記界面不純物濃度を満たすＨＪＦＥＴ１００を、上述の従来の方法で得ることは困難である。本実施形態においては、電流コラプスの発生を効果的に抑制する表面保護膜としてＳｉＮ膜１２１を用いるとともに、ＡｌＧａＮ電子供給層１１３の表面が清浄な状態でＳｉＮ膜１２１の形成を行うことにより、上記不純物濃度のＨＪＦＥＴ１００を得ることができる。ＡｌＧａＮ電子供給層１１３の表面が清浄な状態でＳｉＮ膜１２１の形成を行う方法として、たとえば、
（ｉ）ＡｌＧａＮ電子供給層１１３形成後、大気暴露することなく同じ成膜室内でＳｉＮ膜１２１を形成する方法、
（ｉｉ）ＡｌＧａＮ電子供給層１１３の表面を酸等でエッチングした後ＳｉＮ膜１２１を形成する方法、
が挙げられる。これらの方法によりＨＪＦＥＴを作製したところ、上記（ｉ）の方法ではＡｌＧａＮ電子供給層１１３表面とＳｉＮ膜１２１およびゲート電極１０２との界面における不純物濃度が１Ｅ１５ａｔｏｍｓ／ｃｍ³以下のＨＪＦＥＴが得られた。また、上記（ｉｉ）の方法ではＡｌＧａＮ電子供給層１１３表面とＳｉＮ膜１２１およびゲート電極１０２との界面における不純物濃度が１Ｅ１７ａｔｏｍｓ／ｃｍ³以下のＨＪＦＥＴが得られた。なお、これらの方法については、後述する実施例においてさらに詳細に説明する。

また、上記方法によれば、ＡｌＧａＮ電子供給層１１３形成後、電極形成前にＳｉＮ膜１２１が形成されるため、ソース電極１０１とドレイン電極１０３とがＳｉＮ膜１２１の上に乗り上げた構造になっている。このことによって、高電圧動作時のドレイン電極１０３のゲート電極側端部での電界集中が緩和され、ゲート耐圧が改善される効果が得られる。

（実施例）
以下、ＩＩＩ族窒化物半導体層の成長基板としてｃ面ＳｉＣを用いる場合を例に、本発明の実施例について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同一の符号を付し、以下の説明において共通する説明を適宜省略する。

（実施例１）
本実施例は、図１に示した構成を有するＨＪＦＥＴに関する。本実施例において、ＨＪＦＥＴ１００は、ＳｉＣ等の基板１１０上に形成される。基板１１０上には半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。このＡｌＧａＮ電子供給層１１３上には、ソース電極１０１とドレイン電極１０３とがオーム性接触しており、ＡｌＧａＮ電子供給層１１３の表面はＳｉＮ膜１２１で覆われている。

図７〜図９は、本実施例のＨＪＦＥＴ１００の製造方法を示す図である。
この製造方法は、以下の工程を含む。
ステップ１０１：ヘテロ接合を含むＩＩＩ族窒化物半導体層構造（ＡｌＧａＮ電子供給層１１３とＧａＮチャネル層１１２との積層構造）を形成する工程、具体的には、基板１１０上に、エピタキシャル成長法によりＧａＮチャネル層１１２およびＡｌＧａＮ電子供給層１１３を順次形成する工程、
ステップ１０３：ＡｌＧａＮ電子供給層１１３の表面が清浄な状態で保護膜（ＳｉＮ膜１２１）を形成する工程、
ステップ１０５：ＳｉＮ膜１２１の所定の領域をエッチングにより選択的に除去して開口部を形成し、ＡｌＧａＮ電子供給層１１３とＧａＮチャネル層１１２との積層構造上に、当該開口部を埋め込むようにゲート電極１０２を形成する工程、および
ステップ１０７：ＳｉＮ膜１２１を形成する工程の後、ＳｉＮ膜１２１の所定の領域をエッチングにより選択的に除去し、ＡｌＧａＮ電子供給層１１３上に、除去された領域を埋め込むようにソース電極１０１とドレイン電極１０３とを離間して形成する工程。

なお、ここでは、ステップ１０５においてゲート電極１０２を形成した後、ステップ１０７にてソース電極１０１とドレイン電極１０３とを形成する手順の場合を例示したが、ゲート電極１０２、ソース電極１０１およびドレイン電極１０３の形成前にＳｉＮ膜１２１が形成される手順であれば、ステップ１０５およびステップ１０７のどちらを先に行ってもよい。たとえば各電極に用いる金属の種類等を考慮して、いずれのステップから行うかを決めることができる。

ステップ１０３のＳｉＮ膜１２１は、少なくともゲート電極１０２の形成領域とドレイン電極１０３の形成領域との間に形成される。

本実施例では、ステップ１０１において、エピタキシャル成長法によりＩＩＩ族窒化物半導体層構造を形成した後、成膜室から取り出すことなく、清浄な雰囲気で、引き続きＳｉＮ膜１２１を形成するステップ１０３の工程を行っている。清浄な雰囲気とは、具体的には実質的に酸素を含まない雰囲気である。こうすれば、ＡｌＧａＮ電子供給層１１３の表面が途中で大気中に曝されることがないので、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１との界面における不純物濃度をさらに効果的に低減させ、電流コラプスをさらに効果的に抑制可能な構成とすることができる。

なお、本明細書において、成膜室は、一つの室から構成されていてもよいし、複数の小室を含んでいてもよい。複数の小室を含む成膜室を用いる場合、一つのＡｌＧａＮ電子供給層１１３を形成した後、真空解除による大気暴露をせずに基板１１０を他の小室に搬送し、ＳｉＮ膜１２１の形成を行ってもよい。真空解除による大気暴露を行わないため、ＡｌＧａＮ電子供給層１１３の表面汚染を効果的に抑制することができる。

以下、ＨＪＦＥＴ１００の製造工程をさらに具体的に説明する。
まず、図７（ａ）に示したように、ＳｉＣからなる基板１１０上に、エピタキシャル成長法を用いて半導体を成長させて、基板１１０側から順に、アンドープＡｌＮからなるバッファ層１１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１１３（膜厚２５ｎｍ）が積層した半導体層構造を得る（図７（ａ））。エピタキシャル成長法として、たとえば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）成長法や有機金属気相エピタキシ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）成長法を用いる。

そして、ＡｌＧａＮ電子供給層１１３上にＳｉＮ膜１２１（膜厚６０ｎｍ）を形成する（図７（ｂ））。このとき、ＡｌＧａＮ電子供給層１１３形成後、大気曝露せずに同一の成膜装置内でＳｉＮ膜１２１を形成する。ＳｉＮ膜１２１は、ＡｌＧａＮ電子供給層１１３およびＧａＮチャネル層１１２の成長法と同一の成長法により形成される。

つづいて、ＳｉＮ膜１２１の一部をＧａＮチャネル層１１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＳｉＮ膜１２１表面の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１の露出部を選択的にエッチング除去してＡｌＧａＮ電子供給層１１３を露出させる（図８（ｃ））。

そして、ＡｌＧａＮ電子供給層１１３上に、たとえばＴｉ／Ａｌ等の金属を蒸着することにより、ソース電極１０１およびドレイン電極１０３を形成し（図８（ｄ））、６５０℃でアニールを行うことにより、ＡｌＧａＮ電子供給層１１３とオーム性接合させる。

次いで、ＳｉＮ膜１２１表面の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１の露出部を選択的にエッチング除去して、ＡｌＧａＮ電子供給層１１３の露出する開口部を設ける（図９（ｅ））。露出したＡｌＧａＮ電子供給層１１３上に、たとえばＮｉ／Ａｕのゲート金属を蒸着して、ショットキー接触のゲート電極１０２を形成する（図９（ｆ））。以上の手順により、図１に示したＨＪＦＥＴ１００が得られる。

図２５および図２６は、本実施例の製造方法と従来の製造方法とを比較する図である。

まず、図２５（ａ）および図２５（ｂ）は、それぞれ、上述した本実施例のＨＪＦＥＴ１００の製造方法と、従来のＨＪＦＥＴ２００（図２８）の製造方法において、各々１０枚の３インチウェーハで得られたＨＪＦＥＴでのショットキー障壁高さφ_Ｂおよび理想化因子ｎを示す図である。

図２５（ａ）および図２５（ｂ）からわかるように、本実施例のＨＪＦＥＴ１００では、理想的なショットキー接合に近い優れたショットキー性が得られ、さらに、ウェーハ間のばらつきが抑制されて均一性が向上していることがわかる。これは、ゲート電極１０２形成領域におけるＡｌＧａＮ電子供給層１１３の表面が、ゲート電極１０２の形成時まで大気やプラズマに曝されず、ＡｌＧａＮ電子供給層１１３表面が汚染されないためと推察される。

また、図２６は、本実施例の作製方法と従来の作製方法において、各々１０枚の３インチウェーハに素子を試作した時の電流コラプス量を示す図である。

図２６に示した従来の作製方法で得られた電界効果トランジスタ２００では、ゲート電極２０２とドレイン電極２０３と間に設けられるＡｌＧａＮ電子供給層２１３の表面は様々な工程を経るため、その表面に誘起される負電荷の制御は困難であり、ＳｉＮ膜２２１による保護膜を形成し電流コラプスの抑制を行っても、電流コラプスの低減の程度にばらつきが生じている。

これに対し、本実施例のＨＪＦＥＴ１００では、電流コラプス量が少なく、かつ、そのばらつきが小さいことがわかる。本実施例においては、半導体層と同じ成長装置にて、ＡｌＧａＮ電子供給層１１３を形成後、大気やプラズマ中に暴露することなく、引き続きＳｉＮ膜１２１を成長させる。このため、ゲート電極１０２の形成前にＳｉＮ膜１２１が形成され、半導体とＳｉＮ膜１２１との界面はプロセスによる損傷を受けることなく、均一で良質な界面が形成されている。以上より、特に本発明の如く表面負電荷の影響が大きな問題となっているＩＩＩ族窒化物半導体素子では、この均一な界面形成と界面不純物濃度が低いことによる電流コラプス低減と特性の均一性向上の効果は著しい。

さらに、得られたＨＪＦＥＴにおいて、ＳｉＮ膜とＡｌＧａＮ電子供給層との界面におけるＡｌＧａＮ電子供給層中の酸素濃度を分析したところ、本実施例のＨＪＦＥＴ１００の場合、１Ｅ１５ａｔｏｍｓ／ｃｍ³以下であった。ＳｉＮ膜１２１の膜厚が５〜２００ｎｍ程度である場合について、このような不純物濃度を界面において有するＡｌＧａＮ電子供給層１１３およびＳｉＮ膜１２１を形成することができた。

これに対し、図２８に示したＨＪＦＥＴ２００について、電極形成後、ＳｉＮ膜２２１をプラズマＣＶＤ法により形成した結果、ＡｌＧａＮ電子供給層２１３とＳｉＮ膜２２１との界面におけるＡｌＧａＮ電子供給層２１３中の酸素濃度が１Ｅ１９ａｔｏｍｓ／ｃｍ³程度であった。

また、ＨＪＦＥＴ１００の製造工程において、エピタキシャル成長法によりＡｌＧａＮ電子供給層１１３を形成した後、ＳｉＮ膜１２１を形成する前に大気暴露を行った場合、ＳｉＮ膜１２１とＡｌＧａＮ電子供給層１１３との界面におけるＡｌＧａＮ電子供給層１１３中の酸素濃度が１Ｅ１９ａｔｏｍｓ／ｃｍ³程度であった。

このように、本実施例のＨＪＦＥＴ１００においては、ＡｌＧａＮ電子供給層１１３形成後、大気暴露することなく同じ成膜室内でＳｉＮ膜１２１が形成されるため、ＨＪＦＥＴ１００は、ショットキー性に優れるとともに、電流コラプスが抑制され、高出力で信頼性に優れた構成を有する。また、ＨＪＦＥＴ１００は、ウェーハ間のばらつきが抑制されているため、設計通りの構造を高い歩留まりで安定的に製造可能な構成となっている。本実施例の方法でＨＪＦＥＴを作製したところ、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１との界面における不純物濃度、ここでは酸素濃度が、１Ｅ１５ａｔｏｍｓ／ｃｍ³以下のトランジスタが得られた。

また、本実施例では、保護膜として機能するＳｉＮ膜１２１が、ＩＩＩ族窒化物半導体層であるＡｌＧａＮ電子供給層１１３の構成元素である窒素を含むため、ＡｌＧａＮ電子供給層１１３形成後、大気暴露することなく連続工程でＳｉＮ膜１２１を形成することができる。また、得られるＳｉＮ膜１２１の膜質の安定性を向上させることができる。

また、本実施例においては、ソース電極１０１およびゲート電極１０２が、保護膜であるＳｉＮ膜１２１上に乗り上げた構造になっているため、高電圧動作時において、ドレイン電極１０３のゲート電極側端部での電界集中を緩和することができる。よって、ゲート耐圧が改善された構成となっている。

（実施例２）
図２は、本実施例のＨＪＦＥＴの構成を示す断面図である。図２に示したＨＪＦＥＴ１３０の基本構成は実施例１のＨＪＦＥＴ１００（図１）と同様、基板１１０上に、バッファ層１１１、ＧａＮチャネル層１１２、ＡｌＧａＮ電子供給層１１３およびＳｉＮ膜１２１が基板１１０側からこの順に積層され、ＡｌＧａＮ電子供給層１１３上に、ソース電極１０１、ドレイン電極１０３およびゲート電極１０２が設けられた構成であるが、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１との界面の清浄度を保つ方法が実施例１と異なる。

このようなＨＪＦＥＴ１３０は、以下の手順で製造される。
図１０〜図１３は、本実施例におけるＨＪＦＥＴの製造方法を示す図である。実施例１では、ＩＩＩ族窒化物半導体層構造を形成する工程の後、汚染雰囲気（たとえば大気）に曝露せずにＳｉＮを成膜したが、本実施例の製造方法は、ＩＩＩ族窒化物半導体層構造を形成する工程の後、ＩＩＩ族窒化物半導体層構造を汚染雰囲気に曝す場合を考慮したものである。本実施例においては、ＩＩＩ族窒化物半導体層構造の表面で界面準位を形成する不純物を除去するためにＳｉＮ膜１２１を形成する工程の前に、
ステップ１０９：酸を用いたウェットエッチングにより、ＩＩＩ族窒化物半導体層構造の表面を洗浄する工程、
を含んでいる。

まず、ＳｉＣからなる基板１１０上にたとえば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）成長法や有機金属気相エピタキシ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）成長法等によって半導体を成長させる。このようにして、基板１１０側から順に、アンドープＡｌＮからなるバッファ層１１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図１０（ａ））。

次いで、ＡｌＧａＮ電子供給層１１３の表面が大気等により汚染される場合は、ＡｌＧａＮ電子供給層１１３上を酸等によりウェットエッチングして半導体層表面を清浄化した後（図１０（ｂ））、清浄な雰囲気でプラズマＣＶＤ法等によりＳｉＮ膜１２１（６０ｎｍ）を形成する（図１１（ｃ））。具体的には、酸としてフッ酸または塩酸を用い、たとえば室温中で３０秒〜１分程度エッチングした後、水洗し、乾燥する。

図１０（ｂ）における清浄化の処理により、ＡｌＧａＮ電子供給層１１３が大気等に曝されていた場合にも、その表面を洗浄し、完成したＨＪＦＥＴ１３０において、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１との界面における不純物の濃度を１Ｅ１７ａｔｏｍｓ／ｃｍ³以下とすることができる。

続いて、ＧａＮチャネル層１１２が露出するまで、ＳｉＮ膜１２１の一部とエピタキシャル層構造の一部をエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＳｉＮ膜１２１表面の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１の露出部を選択的にエッチング除去してＡｌＧａＮ電子供給層１１３を露出させ（図１１（ｄ））、露出したＡｌＧａＮ電子供給層１１３上に、たとえばＴｉ／Ａｌ等の金属を蒸着することにより、ソース電極１０１およびドレイン電極１０３を形成する（図１２（ｅ））。そして、６５０℃でアニールを行うことにより、ＡｌＧａＮ電子供給層１１３とオーム性接合させる。ＳｉＮ膜１２１表面の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１の露出部を選択的にエッチング除去し、ＡｌＧａＮ電子供給層１１３の露出する開口部を設ける（図１２（ｆ））。露出したＡｌＧａＮ電子供給層１１３上にたとえばＮｉ／Ａｕのゲート金属を蒸着して、ショットキー接触のゲート電極１０２を形成する（図１３）。以上により、図２に示したＨＪＦＥＴ１３０が得られる。

本実施例においては、電極構造を形成する前に、半導体表面を酸等でエッチングすることにより清浄化している（図１０（ｂ））。なお、酸による清浄化処理により、その後の表面の酸化を抑制するように終端させることもできる。また、酸等によりＡｌＧａＮ電子供給層１１３の表面をエッチングした後、ＳｉＮ膜１２１を成膜するまでの間に、ＡｌＧａＮ電子供給層１１３にわずかに汚染が生じた場合にも、プラズマＣＶＤ法によりＳｉＮ膜１２１を成膜すれば、プラズマ照射により汚染物を除去することができる。

このように、本実施例では、ＡｌＧａＮ電子供給層１１３の清浄化表面にＳｉＮ膜１２１が形成されるため、表面負電荷の影響が大きな問題となっているＩＩＩ族窒化物半導体素子における電流コラプスが抑制される。

また、本実施例では、ゲート電極１０２の形成前に一旦大気に曝されたＡｌＧａＮ電子供給層１１３の大気等で汚染された箇所がエッチングにより除去されている。また、ゲート電極１０２およびドレイン電極１０３の形成時に、ＡｌＧａＮ電子供給層１１３上にＳｉＮ膜１２１が形成されているため、電極形成時にＡｌＧａＮ電子供給層１１３の表面がプラズマに曝されることがない。よって、その後の製造工程でＡｌＧａＮ電子供給層１１３上にフォトレジストが形成されたり、ＡｌＧａＮ電子供給層１１３がプラズマに侵されることなく、理想的に近いショットキー性を有するゲート電極１０２が得られる。また、清浄化処理をしているため、ゲート電極１０２とドレイン電極１０３との間の領域におけるＡｌＧａＮ電子供給層１１３の表面の結晶状態が良好で均一であり、表面状態の安定化が可能である。このため、優れたショットキー性を有するとともに、高歩留まりで安定的に製造可能な構成とすることができる。本実施例の方法でＨＪＦＥＴを作製したところ、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１との界面における不純物濃度、ここでは酸素濃度が、１Ｅ１７ａｔｏｍｓ／ｃｍ³以下のトランジスタが得られた。

また、本実施例においても、実施例１の場合と同様に、ソース電極１０１およびゲート電極１０２がＳｉＮ膜１２１上に乗り上げた構造になっているため、高電圧動作時においてドレイン電極のゲート電極側端部での電界集中の緩和が起き、ゲート耐圧が改善された素子の作製が可能である。

（実施例３）
図３は、本実施例のＨＪＦＥＴの断面構造を示す図である。
図３に示したＨＪＦＥＴ１３２の基本構成は、実施例１または実施例２のＨＪＦＥＴと同様であるが、保護膜が、第一の絶縁膜（ＳｉＮ膜１２１）と、ＳｉＮ膜１２１上に積層された第二の絶縁膜（ＳｉＯ₂膜１２２）と、から構成される点が異なる。ここでは、ＳｉＯ₂膜１２２がＳｉＮ膜１２１に直接接して設けられているが、第一の絶縁膜と第二の絶縁膜との間に、介在層としてさらに別の絶縁膜が設けられていてもよい。

さらに具体的には、ＨＪＦＥＴ１３２は、ＳｉＣ等の基板１１０上に形成される。基板１１０上には半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。このＡｌＧａＮ電子供給層１１３上には、ソース電極１０１およびドレイン電極１０３がオーム性接合されており、ＡｌＧａＮ電子供給層１１３の表面はＳｉＮ膜１２１で覆われ、さらにそのＳｉＮ膜１２１はＳｉＯ_２膜１２２で覆われている。

図１４〜図１７は、図３に示したＨＪＦＥＴの製造方法を示す図である。
まず、ＳｉＣからなる基板１１０上にたとえばＭＢＥ成長法や有機金属気相エピタキシＭＯＶＰＥ成長法等によって半導体を成長させる。このようにして、基板１１０側から順に、アンドープＡｌＮからなるバッファ層１１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図１４（ａ））。

次いで、実施例１と同様に、大気暴露を行わずに引き続きＡｌＧａＮ電子供給層１１３上に、プラズマＣＶＤ法等によりＳｉＮ膜１２１（６０ｎｍ）を形成する（図１４（ｂ））。なお、ＡｌＧａＮ電子供給層１１３が大気に曝された場合は、実施例２と同様に、酸等によりエッチングを施し、半導体層表面を清浄化した後にＳｉＮ膜１２１を形成する。

そして、ＳｉＮ膜１２１上に常圧ＣＶＤ法等によりＳｉＯ_２膜１２２（１００ｎｍ）を形成する（図１５（ｃ））。

その後、ＳｉＮ膜１２１およびＳｉＯ_２膜１２２の一部とエピタキシャル層構造の一部をＧａＮチャネル層１１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＳｉＯ_２膜１２２表面の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１およびＳｉＯ_２膜１２２の所定の領域をＡｌＧａＮ電子供給層１１３が露出するまで選択的にエッチング除去し（図１５（ｄ））、ＡｌＧａＮ電子供給層１１３上に、たとえばＴｉ／Ａｌ金属を蒸着することにより、ソース電極１０１およびドレイン電極１０３を形成し（図１６（ｅ））、６５０℃でアニールを行うことによりオーム性接合を形成する。

つづいて、ＳｉＯ_２膜１２２表面の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１およびＳｉＯ_２膜１２２の所定の領域を選択的にエッチング除去することによって、ＡｌＧａＮ電子供給層１１３の露出する開口部を設ける（図１６（ｆ））。露出したＡｌＧａＮ電子供給層１１３上にたとえばＮｉ／Ａｕのゲート金属を蒸着して、ショットキー接合されたゲート電極１０２を形成する（図１７）。以上により、図３に示したＨＪＦＥＴ１３２が得られる。

本実施例においても、電極構造の形成前に大気暴露を行わないか、または、ＡｌＧａＮ電子供給層１１３の表面を酸等により洗浄する方法を採用することにより、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１との界面が清浄な状態に保たれている。このため、実施例１または実施例２と同様の効果が得られる。

さらに、本実施例では、ＩＩＩ族窒化物半導体層の表面に形成されたＳｉＮ膜１２１をＳｉＯ₂膜１２２で覆う構成になっているため、ＳｉＮ膜１２１の経時劣化をさらに確実に抑制することができる。よって、素子特性の長寿命化を図ることができる。

なお、ＳｉＯ₂膜１２２は、ＳｉＮ膜１２１と同じ成膜装置を用いて形成してもよいし、異なる成膜装置を用いて形成してもよい。また、ＳｉＯ₂膜１２２の平面形状は、ＳｉＮ膜１２１と同じでも異なる構成でもよい。また、ゲート電極１０２とドレイン電極１０３との間の領域において、ＡｌＧａＮ電子供給層１１３の上部のＳｉＮ膜１２１を介してフィールドプレート部１０５が形成されていてもよい。この構成については、実施例４および実施例５にて後述する。

（実施例４）
図４は、本実施例のＨＪＦＥＴの構成を示す断面図である。
図４に示したＨＪＦＥＴ１３４の基本構成は、実施例１のＨＪＦＥＴ１００と同様であるが、ゲート電極１０２が、ドレイン電極１０３側に庇状に張り出してＳｉＮ膜１２１の上部に形成されたフィールドプレート部１０５を有する点がＨＪＦＥＴ１００と異なる。

ＨＪＦＥＴ１３４は、ＳｉＣ等の基板１１０上に形成される。基板１１０上には半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。このＡｌＧａＮ電子供給層１１３上に、ソース電極１０１およびドレイン電極１０３がオーム性接合されている。これらの電極の間に、ゲート電極１０２が設けられている。ゲート電極１０２は、フィールドプレート部１０５を有し、ＡｌＧａＮ電子供給層１１３とショットキー接合している。ＡｌＧａＮ電子供給層１１３の表面はＳｉＮ膜１２１で覆われている。

フィールドプレート部１０５のゲート長方向の長さは、たとえば０．３μｍ以上、好ましくは０．５μｍ以上とする。こうすることにより、さらに確実に電流コラプスを抑制できる。また、フィールドプレート部１０５が、ドレイン電極１０３とオーバーラップしない構成とし、好ましくは、フィールドプレート部１０５のゲート長方向の長さを、ゲート電極とドレイン電極との間隔の７０％以下とする。フィールドプレート部１０５の延出部の長さが大きいほど電流コラプス抑制の効果は高いが、フィールドプレート部１０５が長すぎると、フィールドプレート部１０５とドレイン電極１０３との間の電界集中により、ゲート耐圧が低下する。なお、ゲート電極１０２とドレイン電極１０３との間隔とは、ゲート電極１０２のドレイン電極側端部からドレイン電極１０３のゲート電極側端部までの長さを指す。

図１８〜図２０は、図４のＨＪＦＥＴの製造方法を示す図である。
まず、ＳｉＣからなる基板１１０上に、たとえばＭＢＥ成長法やＭＯＣＶＤ成長法等によって半導体を成長させる。このようにして、基板１１０側から順に、アンドープＡｌＮからなるバッファ層１１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図１８（ａ））。

次いで、実施例１と同様に、大気暴露を行わずに引き続きＡｌＧａＮ電子供給層１１３上に、プラズマＣＶＤ法等によりＳｉＮ膜１２１（６０ｎｍ）を形成する（図１８（ｂ））。なお、ＡｌＧａＮ電子供給層１１３が大気に曝された場合は、実施例２と同様に、酸等によりエッチングを施し、半導体層表面を清浄化した後にＳｉＮ膜１２１を形成する。

続いて、ＳｉＮ膜１２１の一部とエピタキシャル層構造の一部をＧａＮチャネル層１１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＳｉＮ膜１２１の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１の露出部をＡｌＧａＮ電子供給層１１３が露出するまで選択的にエッチング除去する（図１９（ｃ））。露出したＡｌＧａＮ電子供給層１１３上に、たとえばＴｉ／Ａｌ等の金属を蒸着して、ソース電極１０１およびドレイン電極１０３を形成し（図１９（ｄ））、６５０℃でアニールを行うことにより、これらの電極とＡｌＧａＮ電子供給層１１３とをオーム性接合させる。ＳｉＮ膜１２１の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１の露出部を選択的にエッチング除去して開口部を設け、ＡｌＧａＮ電子供給層１１３を露出させる（図２０（ｅ））。

そして、露出したＡｌＧａＮ電子供給層１１３上に、ゲート電極１０２となる金属膜として、たとえばＮｉ／Ａｕを蒸着して、ショットキー接触のゲート電極１０２を形成する（図２０（ｆ））。またこれと同時に、Ｎｉ／Ａｕよりなるフィールドプレート部１０５をゲート電極１０２と連続一体に形成する。以上により、図４に示したＨＪＦＥＴ１３４が得られる。

なお、本実施例ではゲート電極１０２とフィールドプレート部１０５を同時に形成する例を示したが、これらを別々の工程で行ってもよい。所定の位置に開口部が設けられたレジストをＳｉＮ膜１２１上に形成し、開口部を埋め込むようにフィールドプレート部１０５を形成することもできる。この場合、ゲート電極１０２とフィールドプレート部１０５との間隔をより狭い間隔で形成できる。

本実施例においても、電極構造の形成前に大気暴露を行わないか、または、ＡｌＧａＮ電子供給層１１３の表面を酸等により洗浄する方法を採用することにより、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１との界面が清浄な状態に保たれている。このため、実施例１または実施例２と同様の効果が得られる。

さらに、ＨＪＦＥＴ１３４は、フィールドプレート部１０５を有する。このため、ゲート電極１０２とドレイン電極１０３の間に高い逆方向電圧がかかった場合にも、ゲート電極１０２のドレイン電極側端部にかかる電界が、フィールドプレート部１０５の働きにより緩和される。よって、ゲート電極１０２のドレイン電極側端部における電界集中をさらに確実に抑制し、ゲート耐圧を向上させることができる。さらに、大信号動作時には、表面電位をフィールドプレート部１０５によって変調できるため、表面トラップの応答速度を速めて電流コラプスを抑制する効果がある。したがって、本発明によれば、電流コラプス、ゲート耐圧および利得のバランスを顕著に改善できる。また、製造プロセス上のばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現することができる。

なお、以上においては、ゲート電極１０２と同じ部材から構成されるとともに電界制御部として機能するフィールドプレート部１０５が設けられた場合を例に説明したが、電界制御部がゲート電極と連続一体である構成には限られず、ゲート電極１０２と前記ドレイン電極１０３との間の領域において、ＩＩＩ族窒化物半導体層構造の上部にＳｉＮ膜１２１を介してゲート電極１０２と独立に電界制御電極が設けられた構成とすることもできる。

図２７は、このようなＨＪＦＥＴの構成を示す断面図である。図２７においては、フィールドプレート部１０５を有するゲート電極１０２にかえて、ゲート電極１０２と、ゲート電極１０２から離隔して設けられた電界制御電極１０６とを有する。

なお、電界制御電極１０６はゲート電極１０２と同時に形成してもよいし、別工程で形成してもよい。別工程とする場合、所定の位置に開口部が設けられたレジストをＳｉＮ膜１２１上に形成し、開口部を埋め込むように電界制御電極１０６を形成することもできる。この場合、ゲート電極１０２と電界制御電極１０６との間隔をより狭い間隔で形成できる。

また、図２７において、電界制御電極１０６が、ゲート電極１０２に対して独立に制御可能であってもよく、電界制御電極１０６およびゲート電極１０２に対して互いに異なる電位を付与することもできる。こうした構成とすることにより、電界効果トランジスタを最適な条件で駆動することが可能である。そして、表面電位を固定することにより、表面トラップの応答を抑止できるため、電界制御電極１０６をゲート電極１０２と同電位とし、表面電位を変調した場合よりも、さらに効果的に電流コラプスを抑制できる。特に、表面負電荷の影響が大きな問題となるＩＩＩ族窒化物半導体素子では、この電界制御電極１０６を独立に制御できることの効果は著しい。

また、上記のように電界制御電極１０６の電位を固定した場合、ゲート電極１０２の電位が変化してもゲート容量がほとんど変化しないため、利得の低下を大幅に抑制することができる。

（実施例５）
フィールドプレート部１０５を有する実施例４のＨＪＦＥＴ１３４において、さらに、実施例３のように、絶縁膜を積層構造としてもよい。図５は、本実施例のＨＪＦＥＴの構成を示す断面図である。

図５に示したＨＪＦＥＴ１３６は、ＨＪＦＥＴ１３６は、ＳｉＣ等の基板１１０上に形成される。基板１１０上には、半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。このＡｌＧａＮ電子供給層１１３上に、ソース電極１０１およびドレイン電極１０３がオーム性接合している。これらの電極間にゲート電極１０２が設けられている。ゲート電極１０２は、フィールドプレート部１０５を有し、ＡｌＧａＮ電子供給層１１３とショットキー性接合している。ＡｌＧａＮ電子供給層１１３の表面はＳｉＮ膜１２１で覆われており、さらにその上層にはＳｉＯ₂膜１２２が設けられている。フィールドプレート部１０５はＳｉＯ₂膜１２２上に設けられており、フィールドプレート部１０５の直下にはこのＳｉＮ膜１２１およびＳｉＯ_２膜１２２が設けられている。

図２１〜図２４は、ＨＪＦＥＴ１３６の製造方法を示す図である。
まず、ＳｉＣからなる基板１１０上にたとえばＭＢＥ成長法やＭＯＶＰＥ成長法等によって半導体を成長させる。このようにして、基板１１０側から順に、アンドープＡｌＮからなるバッファ層１１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図２１（ａ））。

次いで、ＡｌＧａＮ電子供給層１１３形成後、これを大気暴露することなく、ＡｌＧａＮ電子供給層１１３上に、プラズマＣＶＤ法等によりＳｉＮ膜１２１（６０ｎｍ）を形成する（図２１（ｂ））。なお、ＡｌＧａＮ電子供給層１１３が大気に曝された場合には、酸等によりエッチングを施し、半導体層表面を清浄化した後にＳｉＮ膜１２１を形成する。

続いて、ＳｉＮ膜１２１上に常圧ＣＶＤ法等によりＳｉＯ₂膜１２２（１００ｎｍ）を形成する（図２２（ｃ））。

そして、ＳｉＮ膜１２１およびＳｉＯ_２膜１２２の一部とエピタキシャル層構造の一部をＧａＮチャネル層１１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＳｉＯ_２膜１２２の表面の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１およびＳｉＯ_２膜１２２の所定の領域をＡｌＧａＮ電子供給層１１３が露出するまで選択的にエッチング除去し（図２２（ｄ））、ＡｌＧａＮ電子供給層１１３上に、たとえばＴｉ／Ａｌ等の金属を蒸着することにより、ソース電極１０１およびドレイン電極１０３を形成し（図２３（ｅ））、６５０℃でアニールを行うことにより、これらの電極とＡｌＧａＮ電子供給層１１３とをオーム性接合させる。

つづいて、ＳｉＯ_２膜１２２の表面の所定の領域にフォトレジストを形成し、ＳｉＮ膜１２１およびＳｉＯ₂膜１２２の所定の領域を選択的にエッチング除去することによって、ＡｌＧａＮ電子供給層１１３の露出する開口部を設ける（図２３（ｆ））。

次に、露出したＡｌＧａＮ電子供給層１１３上に、ゲート電極１０２となる金属膜として、たとえばＮｉ／Ａｕを蒸着して、ＡｌＧａＮ電子供給層１１３とショットキー接合されたゲート電極１０２を形成する（図２４）。またこれと同時にＮｉ／Ａｕよりなるフィールドプレート部１０５も形成する。このようにして、図５に示したＨＪＦＥＴ１３６が得られる。

なお、本実施例ではゲート電極１０２とフィールドプレート部１０５を同時に形成する例を示したが、別々の工程（開口を設けたレジストを形成し、開口部にフィールドプレート部１０５を形成する工程を別々に行う）で形成してもよい。この場合、ゲート電極１０２とフィールドプレート部１０５との間隔をより狭い間隔で形成できる。

本実施例によれば、実施例４の効果に加えて、以下の効果が得られる。すなわち、ＨＪＦＥＴ１３６では、フィールドプレート部１０５の直下に、ＳｉＮ膜１２１とＳｉＯ₂膜１２２の積層膜からなる保護膜が設けられている。保護膜がＳｉＮ膜１２１のみからなる構成に比べて、誘電率の低いＳｉＯ₂膜１２２を用いることにより、フィールドプレート部１０５により生じる寄生容量の増大を抑制することができる。また、特に、ＳｉＮ膜１２１を膜質経時変化しない程度に薄く形成し（１５０ｎｍ以下、より好ましくは１００ｎｍ以下）、そしてＳｉＯ₂膜１２２を厚く積層することにより、容量の増大をさらに効果的に抑制することができる。

なお、本実施例においても、フィールドプレート部１０５を有するゲート電極１０２にかえて、ゲート電極１０２と、ゲート電極１０２から離隔して設けられた電界制御電極１０６とを有する構成としてもよい。

また、電界制御電極１０６はゲート電極１０２と同時に形成してもよいし、別工程で形成してもよい。別工程とする場合、所定の位置に開口部が設けられたレジストをＳｉＮ膜１２１上に形成し、開口部を埋め込むように電界制御電極１０６を形成することもできる。この場合、ゲート電極１０２と電界制御電極１０６との間隔をより狭い間隔で形成できる。

また、本実施例では、ＩＩＩ族窒化物半導体層の表面に形成されたＳｉＮ膜１２１をＳｉＯ₂膜１２２で覆う構成になっているため、ＳｉＮ膜１２１の経時劣化をさらに確実に抑制することができる。よって、実施例３と同様に、素子特性の長寿命化を図ることができる。

また、本実施例においても、実施例３と同様に、ソース電極１０１およびゲート電極１０２がＳｉＮ膜１２１およびＳｉＯ_２膜１２２に乗り上げた構造になっている。このため、高電圧動作時において、ドレイン電極１０３のゲート側端部における電界集中を緩和させて、ゲート耐圧を向上させることができる。

なお、本実施例では表面保護膜が、上層として、ＳｉＯ₂膜１２２を有する例を示したが、利得の向上および信頼性の向上の観点から、比誘電率が４以下の低誘電率膜を用いることがさらに好ましい。こうした低誘電率材料として、ＳｉＯＣ（ＳｉＯＣＨと呼ばれる場合もある）、ＢＣＢ（ベンゾシクロブテン）、ＦＳＧ（Ｆｌｏｕｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ＳｉＯＦ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ−Ｓｉｌｉｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ−Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、有機ポリマー、あるいはこれらをポーラス化した材料が例示される。

保護膜、さらに具体的には、表面保護膜の上層を構成する絶縁膜が構成元素としてＣ（炭素）を含む場合にも、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１との界面を清浄化することにより、上述した効果を得ることができる。

（実施例６）
本実施例は、ワイドリセス構造を採用したＨＪＦＥＴの例である。
図６は、本実施例のＨＪＦＥＴの構成を示す断面図である。図６に示したＨＪＦＥＴ１３８においては、ソース電極１０１とＡｌＧａＮ電子供給層１１３との間およびドレイン電極１０３とＡｌＧａＮ電子供給層１１３との間に、アンドープＡｌＧａＮ層により構成されたコンタクト層１１４が介在する。ＨＪＦＥＴ１３８においては、ソース電極１０１およびドレイン電極１０３の形成領域において、ＡｌＧａＮ電子供給層１１３上にコンタクト層１１４が設けられている。コンタクト層１１４は開口部を有し、開口部からＡｌＧａＮ電子供給層１１３が露出している。コンタクト層１１４の上面に対して開口部の底面がリセス面となっている。コンタクト層１１４の上面に接してソース電極１０１およびドレイン電極１０３が設けられている。そして、ＡｌＧａＮ電子供給層１１３の露出部に接してゲート電極１０２が設けられている。ソース電極１０１およびドレイン電極１０３の底面が、ゲート電極１０２の底面よりも上方（基板１１０から遠ざかる側）に位置する。

ＨＪＦＥＴ１３８は、ＳｉＣ等の基板１１０上に形成される。基板１１０上には半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。このＡｌＧａＮ電子供給層１１３上にコンタクト層１１４が形成されている。コンタクト層１１４の表面にソース電極１０１およびドレイン電極１０３がオーム性接合されている。ＡｌＧａＮ電子供給層１１３の表面はＳｉＮ膜１２１で覆われている。

図６のＨＪＦＥＴ１３８は、実施例１のＨＪＦＥＴ１００（図１）にコンタクト層１１４を追加した構成である。この構成により、実施例１で述べた効果に加え、さらにコンタクト抵抗を低減する効果を奏する。

また、ワイドリセス構造の採用により、ゲート電極１０２のドレイン電極側端部の電界分布が変化するため、より一層優れた電界緩和効果が得られる。

さらに、本実施例においても、実施例１、実施例２および実施例４同様、ソース電極１０１およびゲート電極１０２がＳｉＮ膜１２１に乗り上げた構造になっているため、高電圧動作時においてドレイン電極１０３のゲート電極側端部での電界集中を緩和させて、ゲート耐圧を向上させることができる。

なお、本実施例では、ＡｌＧａＮ電子供給層１１３上に設ける保護膜が単層である例を示したが、前述した実施例３や実施例４の場合のように、絶縁膜を二層構造としたり、フィールドプレート部１０５を形成することもできる。たとえば、フィールドプレート部１０５は保護膜をＳｉＮ膜１２１とＳｉＯ₂膜１２２とから構成される二層構造とし、フィールドプレート部１０５がＳｉＯ₂膜１２２上に設けられていてもよい。この場合にも、実施例３と同様に、ＳｉＯ₂膜１２２を、ＳｉＮ膜１２１よりも低い誘電率を有する絶縁膜とすることが好ましい。このような絶縁膜として、たとえば、第一の絶縁膜がＳｉＮであった場合、窒素を含まない膜を用いることができる。こうすることにより、フィールドプレート部１０５の下方の領域における絶縁膜の膜質の経時変化および容量増大を有効に抑制することができる。よって、ＨＪＦＥＴ１３８の信頼性および高周波特性をさらに向上させることができる。また、フィールドプレート部１０５は、コンタクト層１１４の上部まで延在していてもよい。こうすることにより、ゲート電極１０２のドレイン側端部の電界集中をより効果的に分散・緩和することができる。なおリセス構造とする場合、多段リセスとすることもできる。

また、本実施例において、ドレイン電極１０３の一部がＡｌＧａＮ電子供給層１１３中に埋設されたゲートリセス構造を採用することもできる。

また、以上においてはコンタクト層１１４がアンドープＡｌＧａＮ層により構成された場合を例に説明したが、本実施例において、コンタクト層１１４に所定の不純物がドーピングされた構成とすることもできる。

以上、本発明について実施形態および実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

たとえば、上記実施例では、基板１１０の材料としてＳｉＣを用いた場合を例に説明したが、他に、サファイア等他の異種基板材料やＧａＮ、ＡｌＧａＮ等のＩＩＩ族窒化物半導体基板等を用いてもよい。

また、以上の実施例では、ＩＩＩ族窒化物半導体層構造を構成する元素のうち少なくとも一つを含む絶縁性の保護膜としてＳｉＮ膜を設ける場合を例に説明したが、ＩＩＩ族窒化物半導体層構造を構成する元素のうち少なくとも一つを含む絶縁膜の材料は、ＳｉＮには限られず、他に、たとえばＢＮ等の窒化物が挙げられる。こうした膜を用いた場合にも、電流コラプスの発生を抑制できる。

また、ゲート電極１０２の下部における半導体層の構造としては、例示したものに限られず種々の態様が可能である。たとえばＧａＮチャネル層１１２の上部だけでなく、下部にもＡｌＧａＮ電子供給層１１３を併設した構造とすることも可能である。

また、この半導体層構造に、適宜、中間層やキャップ層を設けてもよい。たとえば、ＩＩＩ族窒化物半導体層構造が、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）からなるチャネル層、Ａｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）からなる電子供給層およびＧａＮからなるキャップ層がこの順で積層した構造を有する構成とすることができる。このようにすれば、実効的なショットキー高さを高くでき、さらに高いゲート耐圧が実現できる。ただし、上記式において、ｘ＝ｙ＝０の場合は除く。

また、以上の各実施例において、ゲート電極１０２の下部を一部、ＡｌＧａＮ電子供給層１１３中に埋め込んだ、いわゆるゲートリセス構造を採用することができる。これにより、優れたゲート耐圧が得られる。

また、以上の各実施例において、ゲート電極１０２とドレイン電極１０３との距離を、ゲート電極１０２とソース電極１０１との間よりも長くすることもできる。いわゆるオフセット構造と呼ばれるものであり、ゲート電極１０２のドレイン電極側端部の電界集中をより効果的に分散・緩和することができる。

Claims (16)

1. ヘテロ接合を含むＩＩＩ族窒化物半導体層構造と、
   該ＩＩＩ族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
   前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と、
   を備え、
   前記ゲート電極と前記ドレイン電極との間の領域において、前記ＩＩＩ族窒化物半導体層構造上に絶縁膜を有し、
   前記絶縁膜と前記ＩＩＩ族窒化物半導体層構造との界面における前記ＩＩＩ族窒化物半導体層構造中の不純物濃度が、１Ｅ１７ａｔｏｍｓ／ｃｍ³以下であることを特徴とする電界効果トランジスタ。
2. 請求項１に記載の電界効果トランジスタにおいて、
   前記絶縁膜が、前記ＩＩＩ族窒化物半導体層構造を構成する元素のうち少なくとも一つを含む絶縁膜であることを特徴とする電界効果トランジスタ。
3. 請求項２に記載の電界効果トランジスタにおいて、
   ＩＩＩ族窒化物半導体層構造を構成する前記元素が窒素であることを特徴とする電界効果トランジスタ。
4. 請求項１乃至３いずれかに記載の電界効果トランジスタにおいて、
   前記絶縁膜が、構成元素として酸素を実質的に含まない膜であることを特徴とする電界効果トランジスタ。
5. 請求項１乃至４いずれかに記載の電界効果トランジスタにおいて、
   前記ゲート電極と前記ドレイン電極との間の領域において、前記ＩＩＩ族窒化物半導体層構造の上部に前記絶縁膜を介して電界制御電極が設けられたことを特徴とする電界効果トランジスタ。
6. 請求項５に記載の電界効果トランジスタにおいて、
   前記電界制御電極が、前記ゲート電極に対して独立に制御可能であることを特徴とする電界効果トランジスタ。
7. 請求項１乃至４いずれかに記載の電界効果トランジスタにおいて、前記ゲート電極が、前記ドレイン電極側に庇状に張り出して前記絶縁膜の上部に形成されたフィールドプレート部を有することを特徴とする電界効果トランジスタ。
8. 請求項１乃至７いずれかに記載の電界効果トランジスタにおいて、
   前記絶縁膜の厚さが、５ｎｍ以上１００ｎｍ以下であることを特徴とする電界効果トランジスタ。
9. 請求項１乃至８いずれかに記載の電界効果トランジスタにおいて、
   前記絶縁膜が、第一の絶縁膜と、該第一の絶縁膜上に積層された第二の絶縁膜と、から構成されることを特徴とする電界効果トランジスタ。
10. 請求項１乃至９いずれかに記載の電界効果トランジスタにおいて、
    前記ソース電極と前記ＩＩＩ族窒化物半導体層構造との間および前記ドレイン電極と前記ＩＩＩ族窒化物半導体層構造との間に、コンタクト層が介在することを特徴とする電界効果トランジスタ。
11. 請求項１０に記載の電界効果トランジスタにおいて、
    前記コンタクト層がアンドープＡｌＧａＮ層により構成されていることを特徴とする電界効果トランジスタ。
12. 請求項１乃至１１いずれかに記載の電界効果トランジスタにおいて、前記絶縁膜と前記ＩＩＩ族窒化物半導体層構造との界面における前記ＩＩＩ族窒化物半導体層構造中の不純物濃度が、１Ｅ１５ａｔｏｍｓ／ｃｍ³以下であることを特徴とする電界効果トランジスタ。
13. 請求項１乃至１２いずれかに記載の電界効果トランジスタの製造方法であって、
    成膜室中でヘテロ接合を含む前記ＩＩＩ族窒化物半導体層構造を形成する工程と、
    前記ＩＩＩ族窒化物半導体層構造上に前記絶縁膜を形成する工程と、
    前記絶縁膜の所定の領域をエッチングにより選択的に除去して開口部を形成し、前記ＩＩＩ族窒化物半導体層構造上に、前記開口部を埋め込むように前記ゲート電極を形成する工程と、
    を含むことを特徴とする電界効果トランジスタの製造方法。
14. 成膜室中でヘテロ接合を含むＩＩＩ族窒化物半導体層構造を形成する工程と、
    前記ＩＩＩ族窒化物半導体層構造上に絶縁膜を形成する工程と、
    前記絶縁膜の所定の領域をエッチングにより選択的に除去して開口部を形成し、前記ＩＩＩ族窒化物半導体層構造上に、前記開口部を埋め込むようにゲート電極を形成する工程と、
    を含み、
    前記ＩＩＩ族窒化物半導体層構造を形成する工程の後、前記ＩＩＩ族窒化物半導体層構造を前記成膜室から取り出すことなく前記絶縁膜を形成する工程を行うことを特徴とする電界効果トランジスタの製造方法。
15. 成膜室中でヘテロ接合を含むＩＩＩ族窒化物半導体層構造を形成する工程と、
    前記ＩＩＩ族窒化物半導体層構造上に絶縁膜を形成する工程と、
    前記絶縁膜の所定の領域をエッチングにより選択的に除去して開口部を形成し、前記ＩＩＩ族窒化物半導体層構造上に、前記開口部を埋め込むようにゲート電極を形成する工程と、
    前記ＩＩＩ族窒化物半導体層構造を形成する工程の後、前記絶縁膜を形成する工程の前に、
    酸を用いたウェットエッチングにより、前記ＩＩＩ族窒化物半導体層構造の表面を洗浄する工程と、
    を含むことを特徴とする電界効果トランジスタの製造方法。
16. 請求項１３乃至１５いずれかに記載の電界効果トランジスタの製造方法において、
    前記絶縁膜を形成する工程の後、前記絶縁膜の所定の領域をエッチングにより選択的に除去し、前記ＩＩＩ族窒化物半導体層構造上に、除去された領域を埋め込むようにソース電極とドレイン電極とを離間して形成する工程を含むことを特徴とする電界効果トランジスタの製造方法。
    

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