JPS649731B2 - - Google Patents
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- JPS649731B2 JPS649731B2 JP13721581A JP13721581A JPS649731B2 JP S649731 B2 JPS649731 B2 JP S649731B2 JP 13721581 A JP13721581 A JP 13721581A JP 13721581 A JP13721581 A JP 13721581A JP S649731 B2 JPS649731 B2 JP S649731B2
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- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000008188 pellet Substances 0.000 claims description 10
- 230000002950 deficient Effects 0.000 abstract description 6
- 239000000523 sample Substances 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 230000000052 comparative effect Effects 0.000 abstract 1
- 238000007689 inspection Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000009864 tensile test Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Description
【発明の詳細な説明】
この発明は半導体装置のボンデイングワイヤの
接続不良を検出する検査方法に関する。
接続不良を検出する検査方法に関する。
トランジスタやサイリスタなどの半導体装置は
基板上に半導体ペレツトをマウントし、基板の近
傍に配置したリードと半導体ペレツトの表面の電
極とを金線やアルミニウム線などをワイヤのボン
デイングして電気的に接続した構造が一般的であ
る。このワイヤボンデイングは超音波ボンデイン
グや熱圧着ボンデイングなどで行われ、そのボン
デイング強度はワイヤの破断荷重を測定して行な
われるが、樹脂モールド等により、外装後は実施
できない。また、ワイヤの半導体ペレツトの電極
やリードとの接続部の電気的接続が不十分だと、
長時間の使用時にオーブン不良となることがあ
る。このようなワイヤの接続不十分、いわゆるル
ーズコンタクトは引張り試験などの機械的な方法
で検出することが困難であるため、現在は製造さ
れて製品となつた半導体装置の段階で、順方向電
圧を測定して、その測定値でルーズコンタクトの
有無を判定したり、順方向特性の波形を観測して
ルーズコンタクトを見出す方法で行つている。
基板上に半導体ペレツトをマウントし、基板の近
傍に配置したリードと半導体ペレツトの表面の電
極とを金線やアルミニウム線などをワイヤのボン
デイングして電気的に接続した構造が一般的であ
る。このワイヤボンデイングは超音波ボンデイン
グや熱圧着ボンデイングなどで行われ、そのボン
デイング強度はワイヤの破断荷重を測定して行な
われるが、樹脂モールド等により、外装後は実施
できない。また、ワイヤの半導体ペレツトの電極
やリードとの接続部の電気的接続が不十分だと、
長時間の使用時にオーブン不良となることがあ
る。このようなワイヤの接続不十分、いわゆるル
ーズコンタクトは引張り試験などの機械的な方法
で検出することが困難であるため、現在は製造さ
れて製品となつた半導体装置の段階で、順方向電
圧を測定して、その測定値でルーズコンタクトの
有無を判定したり、順方向特性の波形を観測して
ルーズコンタクトを見出す方法で行つている。
ところが、半導体装置の順方向電圧は半導体ペ
レツトの不純物拡散状態のバラツキ等の影響で
個々の製品によつてバラツキがあり、この順方向
電圧の測定値からルーズコンタクトを正確に判定
することが難しかつた。また、波形観測も目視に
頼らねばならず、高精度の検出が可能でも、検査
工数が多くて作業性が悪かつた。
レツトの不純物拡散状態のバラツキ等の影響で
個々の製品によつてバラツキがあり、この順方向
電圧の測定値からルーズコンタクトを正確に判定
することが難しかつた。また、波形観測も目視に
頼らねばならず、高精度の検出が可能でも、検査
工数が多くて作業性が悪かつた。
本発明はかかる現状に鑑み、半導体装置のルー
ズコンタクトを短時間で、而も高精度に検出する
方法を提供する。以下本発明の方法を例えばサイ
リスタを例にとつて説明する。
ズコンタクトを短時間で、而も高精度に検出する
方法を提供する。以下本発明の方法を例えばサイ
リスタを例にとつて説明する。
製品化されたサイリスタの一例を第１図に示す
と、１は放熱板、２は放熱板１と一体のアノード
リード、３及び４は放熱板１の近傍に位置するカ
ソードリード及びゲートリード、５は放熱板１上
にマウントされたサイリスタのペレツト、６はペ
レツト５のカソード電極とカソードリード３にボ
ンデイングされたワイヤ、７はペレツト５のゲー
ト電極とゲートリード４にボンデイングされたワ
イヤであり、８は外装樹脂材である。いま、この
サイリスタに順方向電流IFGが規定値Ipとなるゲー
ト順方向電圧VFG、すなわちリード３，４間の電
圧を測定すると、各ワイヤ６，７の両端の接続部
がルーズコンタクトのない良品の場合は、各ワイ
ヤ６，７の接続部の抵抗が無視できて、ペレツト
５の拡散状態だけで決まる順方向電圧VFGが求ま
る。
と、１は放熱板、２は放熱板１と一体のアノード
リード、３及び４は放熱板１の近傍に位置するカ
ソードリード及びゲートリード、５は放熱板１上
にマウントされたサイリスタのペレツト、６はペ
レツト５のカソード電極とカソードリード３にボ
ンデイングされたワイヤ、７はペレツト５のゲー
ト電極とゲートリード４にボンデイングされたワ
イヤであり、８は外装樹脂材である。いま、この
サイリスタに順方向電流IFGが規定値Ipとなるゲー
ト順方向電圧VFG、すなわちリード３，４間の電
圧を測定すると、各ワイヤ６，７の両端の接続部
がルーズコンタクトのない良品の場合は、各ワイ
ヤ６，７の接続部の抵抗が無視できて、ペレツト
５の拡散状態だけで決まる順方向電圧VFGが求ま
る。
これに対して、ルーズコンタクトのある不良品
では、抵抗成分の電圧降下が順方向電圧VFGに加
わる。ここで順方向電圧VFGは負の温度係数を有
するが、抵抗成分は正の温度係数を有する。
では、抵抗成分の電圧降下が順方向電圧VFGに加
わる。ここで順方向電圧VFGは負の温度係数を有
するが、抵抗成分は正の温度係数を有する。
つまり、１つのサイリスタの各条件下でのVFG
−IFG特性を第２図のグラフで説明すると、ルー
ズコンタクトの良品及び不良品に対する常温測定
時における規定電流Ipに対するVFGがV1になると
した場合、このサイリスタを一定の高温下で再度
VFGを測定すると定電流Ipに対して良品の場合は
V2（V2＜V1）に、不良品の場合はV3（V2＜V3＜
V1）になる。この不良品のV3はルーズコンタク
トのある部分での抵抗が温度上昇によつて増加
し、この起電力が本来の順方向電圧V2に相加さ
れた結果の値である。このようにして測定された
各順方向電圧V1、V2、V3の夫々の値は製品毎に
多少のバラツキがあるが、その差であるV1−V2
の値やV1−V3の値は製品間においてほぼ一定で
あることが分つた。
−IFG特性を第２図のグラフで説明すると、ルー
ズコンタクトの良品及び不良品に対する常温測定
時における規定電流Ipに対するVFGがV1になると
した場合、このサイリスタを一定の高温下で再度
VFGを測定すると定電流Ipに対して良品の場合は
V2（V2＜V1）に、不良品の場合はV3（V2＜V3＜
V1）になる。この不良品のV3はルーズコンタク
トのある部分での抵抗が温度上昇によつて増加
し、この起電力が本来の順方向電圧V2に相加さ
れた結果の値である。このようにして測定された
各順方向電圧V1、V2、V3の夫々の値は製品毎に
多少のバラツキがあるが、その差であるV1−V2
の値やV1−V3の値は製品間においてほぼ一定で
あることが分つた。
本発明はこのV1−V2とV1−V3の差がほぼ一定
であることを利用した検査方法で、例えば第３図
に示す要領で行う。即ち、搬送体９にサイリスタ
を載せて常温室１０から高温加熱室１１へと送
る。一方、この各々の室１０，１１に探針１２，
１３を設置する。そして、まず常温室１０の探針
１２で常温時での順方向電圧V1を測定して、そ
の測定値を記憶・演算回路１４に送つて記憶させ
る。次に、このサイリスタが高温室１１で一定の
高温に加熱されると、探針１３で再度順方向電圧
を求めて、その測定値（V2かV3）を記憶演算回
路１４に送り、ここで先の値V1との差V1−V2或
は差V1−V3を求めて、この差を比較判定回路１
５で基準電圧Vpと比較し、差（V1−V2）≧Vpな
らば良品と判定し、差（V1−V3）＜Vpならば不
要品と判定する。このようにすれば確実に、而も
複数個を高速で連続して検査することができる。
であることを利用した検査方法で、例えば第３図
に示す要領で行う。即ち、搬送体９にサイリスタ
を載せて常温室１０から高温加熱室１１へと送
る。一方、この各々の室１０，１１に探針１２，
１３を設置する。そして、まず常温室１０の探針
１２で常温時での順方向電圧V1を測定して、そ
の測定値を記憶・演算回路１４に送つて記憶させ
る。次に、このサイリスタが高温室１１で一定の
高温に加熱されると、探針１３で再度順方向電圧
を求めて、その測定値（V2かV3）を記憶演算回
路１４に送り、ここで先の値V1との差V1−V2或
は差V1−V3を求めて、この差を比較判定回路１
５で基準電圧Vpと比較し、差（V1−V2）≧Vpな
らば良品と判定し、差（V1−V3）＜Vpならば不
要品と判定する。このようにすれば確実に、而も
複数個を高速で連続して検査することができる。
尚、本発明はサイリスタに限らずに、上記特性
を持つ半導体装置ならば全てに適用できる。例え
ば、トランジスタの場合はベース・エミツタ順方
向電圧が常温時と高温時で上記サイリスタと同じ
特性を有するので、このベース・エミツタ順方向
電圧の常温時と高温時の２回の測定で実行でき
る。
を持つ半導体装置ならば全てに適用できる。例え
ば、トランジスタの場合はベース・エミツタ順方
向電圧が常温時と高温時で上記サイリスタと同じ
特性を有するので、このベース・エミツタ順方向
電圧の常温時と高温時の２回の測定で実行でき
る。
以上説明したように、本発明によれば順方向電
圧特性に製品間のバラツキがあつても容易に且つ
正確にルーズコンタクトの有無が検出でき、而も
検査の高速化や自動化が可能となる。
圧特性に製品間のバラツキがあつても容易に且つ
正確にルーズコンタクトの有無が検出でき、而も
検査の高速化や自動化が可能となる。
第１図は半導体装置の一例（サイリスタ）を示
す一部断面平面図、第２図は本発明の検査原理を
説明するための順方向電圧特性グラフ図、第３図
は本発明の方法を実施する装置の一例を示す概略
側面図である。 １……基板（放熱板）、３，４……リード、５
……半導体ペレツト、６，７……ワイヤ。
す一部断面平面図、第２図は本発明の検査原理を
説明するための順方向電圧特性グラフ図、第３図
は本発明の方法を実施する装置の一例を示す概略
側面図である。 １……基板（放熱板）、３，４……リード、５
……半導体ペレツト、６，７……ワイヤ。
Claims (1)
- １ ワイヤで半導体ペレツトの電極とリードと電
気的接続した半導体装置の順方向電圧を常温時と
一定の高温時で夫々測定して、その各測定値の差
でもつて前記ワイヤ接続部の良、不良を判定する
ようにしたことを特徴とする半導体装置の検査方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137215A JPS5839021A (ja) | 1981-08-31 | 1981-08-31 | 半導体装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137215A JPS5839021A (ja) | 1981-08-31 | 1981-08-31 | 半導体装置の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839021A JPS5839021A (ja) | 1983-03-07 |
| JPS649731B2 true JPS649731B2 (ja) | 1989-02-20 |
Family
ID=15193473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137215A Granted JPS5839021A (ja) | 1981-08-31 | 1981-08-31 | 半導体装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839021A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384132A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | ワイヤボンデイング検査方法および検査装置 |
| JP2861423B2 (ja) * | 1991-02-13 | 1999-02-24 | 日本電気株式会社 | 半導体装置の検査方法 |
| JP2800507B2 (ja) * | 1991-11-14 | 1998-09-21 | 富士通株式会社 | 診断装置および診断方法 |
| JP7192621B2 (ja) | 2019-03-29 | 2022-12-20 | 新東工業株式会社 | 検査装置 |
| JP7192620B2 (ja) | 2019-03-29 | 2022-12-20 | 新東工業株式会社 | 検査装置 |
| JP2020165902A (ja) | 2019-03-29 | 2020-10-08 | 新東工業株式会社 | 検査装置 |
| CN114267604A (zh) * | 2021-12-22 | 2022-04-01 | 浙江里阳半导体有限公司 | 具有控制引脚的电子器件的制造方法及其缺陷检测方法 |
-
1981
- 1981-08-31 JP JP56137215A patent/JPS5839021A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839021A (ja) | 1983-03-07 |
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