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JPS646478B2 - - Google Patents

Info

Publication number
JPS646478B2
JPS646478B2 JP58028635A JP2863583A JPS646478B2 JP S646478 B2 JPS646478 B2 JP S646478B2 JP 58028635 A JP58028635 A JP 58028635A JP 2863583 A JP2863583 A JP 2863583A JP S646478 B2 JPS646478 B2 JP S646478B2
Authority
JP
Japan
Prior art keywords
memory
period
display
memory blocks
blocks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58028635A
Other languages
English (en)
Other versions
JPS59159196A (ja
Inventor
Zenichi Yoshioka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to JP58028635A priority Critical patent/JPS59159196A/ja
Priority to KR1019830003534A priority patent/KR860001450B1/ko
Priority to US06/542,327 priority patent/US4617564A/en
Priority to PH29953A priority patent/PH23858A/en
Priority to EP83113164A priority patent/EP0120142B1/en
Priority to DE8383113164T priority patent/DE3380712D1/de
Priority to BR8400757A priority patent/BR8400757A/pt
Publication of JPS59159196A publication Critical patent/JPS59159196A/ja
Publication of JPS646478B2 publication Critical patent/JPS646478B2/ja
Priority to HK204/90A priority patent/HK20490A/xx
Granted legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B62—LAND VEHICLES FOR TRAVELLING OTHERWISE THAN ON RAILS
    • B62L—BRAKES SPECIALLY ADAPTED FOR CYCLES
    • B62L3/00—Brake-actuating mechanisms; Arrangements thereof
    • B62L3/04—Brake-actuating mechanisms; Arrangements thereof for control by a foot lever
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/34—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling
    • G09G5/346—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling for systems having a bit-mapped display memory

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mechanical Engineering (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Image Generation (AREA)

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はラスタ走査型デイスプレイ．システム
に関し、更に詳細にいえば、リフレツシユ・メモ
リのアドレス指定が容易であり且つスクロールを
行なうことができる陰極線管グラフイツク・デイ
スプレイ・システムに関する。
〔背景技術〕
ラスタ走査方式の陰極線管（以下CRTという）
を用いたグラフイツク・デイスプレイ・システム
は、各表示ドツト即ち絵素に対して１データ・ビ
ツトを割当てるようにしたビツト・マツプ方式の
リフレツシユ・バツフア・メモリを用いるのが普
通である。第１図はこのようなグラフイツク・デ
イスプレイ・システムの従来の構成を示してい
る。リフレツシユ・メモリ５０はCRT８０のス
クリーンに表示する文字あるいは図形などのグラ
フイツク・パターンのドツトと１対１に対応する
ビデオ・ドツト・データを記憶する。リフレツシ
ユ・メモリ５０はマイクロプロセツサ（MPU）
１０又はCRTコントローラ（CRTC）２０によ
つてアドレスされる。MPU１０からのアドレス
及びCRTC２０からの表示アドレスはマルチプレ
クサ４０を介してリフレツシユ・メモリ５０に与
えられる。発振回路（OSC）３０の出力はクロ
ツク回路３２に与えられ、クロツク回路３２は
CRTC２０へクロツク信号CLKを与える。MPU
１０はアドレス・バスにアドレスを与え、デー
タ・バスを介してリフレツシユ・メモリ５０に対
してデータの読取り、書込みを行なう。CRTC２
０は表示動作期間にリフレツシユ・メモリ５０に
表示アドレスを与え、ビデオ・ドツト・データを
順次に読取る。CRTC２０によりリフレツシユ・
メモリ５０から読取られたビデオ・ドツト・デー
タは並列／直列変換器（Ｐ／Ｓ）６０に与えられ
て直列化され、ビデオ制御回路７０を介して
CRT８０に与えられる。CRTC２０は水平同期
信号（HS）及び垂直同期信号（VH）をビデオ
制御回路７０へ与える。
このようなグラフイツク・デイスプレイにおい
て、表示されるドツト数はCRTの寸法によつて
変わり、例えば15インチCRTではＸ（水平）方向
に１０２４ドツト、Ｙ（垂直）方向に７６８ドツ
ト表示し、12インチCRTではＸ方向に７２０ド
ツト、Ｙ方向に５１２ドツト表示する。従つて15
インチCRTの場合リフレツシユ・メモリは1024
×768ビツトのビデオ・ドツト・データを記憶し、
12インチCRTの場合リフレツシユ・メモリは720
×512ビツトのビデオ・ドツト・データを記憶す
る。
MPU１０として16ビツトのマイクロプロセツ
サを用いた場合はリフレツシユ・メモリ５０の記
憶領域を１×16ビツトの記憶ブロツクに分割し、
記憶ブロツク単位でアドレスするのが有利であ
る。15インチCRTの場合１水平走査線は1024個
のドツトを含み、各水平線は夫々16個のドツトを
含む64個の線セグメント即ち表示情報単位に分割
されるから、各水平走査線の期間にはリフレツシ
ユ・メモリから64個の記憶ブロツクを読取る必要
がある。これに対して、12インチCRTの場合は
１水平走査線で720個のドツトが表示されるから、
各水平線は夫々16個のドツトを含む45個の線セグ
メントに分割され、従つて各水平走査線の期間に
はリフレツシユ・メモリから45個の記憶ブロツク
を読取る必要がある。
このようにリフレツシユ・メモリにビデオ・ド
ツト・データを記憶し、記憶ブロツク単位でリフ
レツシユ・メモリをアドレスするグラフイツク・
デイスプレイにおいて、記憶ブロツクに連続する
アドレスを割当てるようにした場合は、走査線当
りの線セグメントの数従つて各走査線毎に読取ら
れるべき記憶ブロツクの数が２のべき乗によつて
表わされないときは、アドレスの計算が非常に面
倒になるという問題がある。次に、第２図及び第
３図を参照してこの問題について説明する。
第２図及び第３図は夫々、15インチCRT及び
12インチCRTに対するリフレツシユ・メモリを
示している。夫々のリフレツシユ・メモリの記憶
領域は１×16ビツトの記憶ブロツクに分割され、
記憶ブロツク単位でアドレスされる。記憶ブロツ
クは、０、１……で示されるように、連続するア
ドレスを割当てられており、表示動作期間には
CRTCによりアドレスの順序に従つて順次に読取
られる。
いま、マイクロプロセツサから夫々のリフレツ
シユ・メモリの記憶ブロツクＡ、Ｂ、Ｃ、Ｄをア
クセスし、参照番号90で示すように記憶ブロツク
Ａ、Ｂ、Ｃ、Ｄの所定のビツトを１にセツトする
場合を考えてみる。これは記憶ブロツクＡ、Ｂ、
Ｃ、Ｄに対応する線セグメントの所定のドツトを
オンにして垂直な棒を表示する場合に対応する。
この場合は、データ書込みのために記憶ブロツク
Ａ、Ｂ、Ｃ、Ｄを順次にアクセスする必要があ
る。記憶ブロツクのアドレスは連続しているか
ら、記憶ブロツクＢのアドレスは記憶ブロツクＡ
のアドレスに走査線当りの記憶ブロツク数を加え
たものとなり、記憶ブロツクＣのアドレスは記憶
ブロツクＢのアドレスに走査線当りの記憶ブロツ
ク数を加えたものとなり、以下同様である。
第２図の場合走査線当りの線セグメント数従つ
て記憶ブロツク数は64＝26で、２のべき乗によつ
て表わされる。２進数で表わせば26は1000000で
ある。従つて、記憶ブロツクＢ、Ｃ、Ｄのアドレ
スは夫々記憶ブロツクＡ、Ｂ、Ｃ、のアドレスに
２進数1000000を加算することによつて簡単に得
ることができる。換言すれば、記憶ブロツクＡの
アドレスの下位６ビツトを変更せずに７番目のビ
ツトに２進１を加えるだけで、記憶ブロツクＢ、
Ｃ、Ｄのアドレスを得ることができる。また、任
意の記憶ブロツクのアドレスも簡単に求めること
ができる。例えば、記憶ブロツクＡがＹ番目の記
憶ブロツク行のＸ番目であるとすれば、記憶ブロ
ツクＡの２進アドレスはＹ・26＋Ｘにより簡単に
求めることができる。
これに対して、第３図の場合走査線当りの記憶
ブロツク数は45であり、２のべき乗によつて表わ
されない。２進数で表わせば45は101101であり、
従つて記憶ブロツクＢ、Ｃ、Ｄのアドレスを求め
るためには、記憶ブロツクＡ、Ｂ、Ｃのアドレス
に夫々２進数101101を加算する計算をしなければ
ならず、アドレス計算が非常に面倒になる。当
然、任意の記憶ブロツクの２進アドレスを求める
場合も複雑な計算が必要となる。また、15インチ
CRTと12インチCRTではアドレスの計算方法が
異なるから、CRTの寸法に応じて別個の専用プ
ログラムを用意しなければならない。
更に、第２図及び第３図のようにCRTスクリ
ーンの表示ドツト数と対応するビツト容量のリフ
レツシユ・メモリを用いた場合は、リフレツシ
ユ・メモリのデータを逐一書換えなければスクロ
ールを達成できない。リフレツシユ・メモリのデ
ータを逐一書換えるのはプログラムの負担を大き
くするから、ハードウエアで簡単にスクロールを
達成できるのが望ましい。
〔発明の開示〕
従つて本発明の目的は走査線当りの線セグメン
ト即ち表示情報単位の数が２のべき乗によつて表
わされないようなグラフイツク・デイスプレイに
おいてリフレツシユ・メモリの記憶ブロツクのア
ドレス指定を容易にするための技術を提供するこ
とである。
本発明の他の目的は走査線当りの線セグメント
数が２のべき乗によつて表わされないようなグラ
フイツク・デイスプレイにおいてリフレツシユ・
メモリの記憶ブロツクのアドレス指定を容易にし
且つスクロールを達成することである。
本発明は、走査線当りの線セグメント数をＭ
（Ｍは２のべき乗によつて表わされない１よりも
大きい整数）としたとき、走査線当りＮ個（Ｎは
Ｍよりも大きく且つ２のべき乗によつて表わされ
る整数）の記憶ブロツクを有するリフレツシユ・
メモリを用い、各走査線周期の表示期間をＭ個の
記憶ブロツクをアクセスし、非表示期間に（Ｎ−
Ｍ）個の記憶ブロツクをアクセスするものであ
る。記憶ブロツクには、連続するアドレスが割当
てられる。本発明によれば、リフレツシユ・メモ
リの起点アドレス即ち表示開始アドレスを変える
ことによりスクロールを得ることもできる。
〔実施例〕
次に、本発明の良好な実施例について説明す
る。第４図は720×512ドツトを表示する12インチ
CRTを用いた場合の本発明によるリフレツシ
ユ・メモリの記憶構成を例示している。リフレツ
シユ・メモリ100の記憶領域は１×16ビツトの記
憶ブロツクに分けられ且つ記憶ブロツクは連続す
るアドレスを割当てられている。この例では、各
走査線周期で実際に表示のために用いられる線セ
グメント従つて記憶ブロツクの数Ｍは２のべき乗
でない４５、走査線当りの記憶ブロツクの数は２
のべき乗である６４にされている。従つて、起点
アドレスを０としたときは、領域１１０の部分が
CRTスクリーンに表示される。
各水平走査線周期の表示期間にCRTコントロ
ーラ（CRTC）はＭ個の記憶ブロツクをアクセス
し、非表示期間に（Ｎ−Ｍ）個の記憶ブロツクを
アクセスする。このように各走査線の線セグメン
ト数が２のべき乗でない場合に走査線当り２のべ
き乗個の記憶ブロツクを有するリフレツシユ・メ
モリを用い、記憶ブロツクのアドレスを連続させ
ることによつて、第２図で述べたのと同じアドレ
ス指定方式を使用できるようになる。また、第４
図のリフレツシユ・メモリにおいて64×768個の
記憶ブロツクを用いれば、プログラムを変えるこ
となく15インチCRTで表示を行なわせることも
できる。第４図では、Ｘ方向に64個の記憶ブロツ
ク、Ｙ方向に1024個の記憶ブロツクが示されてい
るが、Ｙ方向の記憶ブロツクの数は必ずしも２の
べき乗である必要はなく、水平走査線の数以上で
あればよい。
第５図は本発明のグラフイツク・デイスプレ
イ・システムを例示している。第１図と第５図の
構成の主な相違点は、第５図では、第４図で説明
したように走査線当り２のべき乗でないＭ個の線
セグメントを表示するCRTデイスプレイのため
のリフレツシユ・メモリとして、走査線当り２の
べき乗であるＮ個の記憶ブロツクを有するリフレ
ツシユ・メモリ１３０を含むこと、及びCRTC２
０への基本クロツクCLKの周波数を切換えるタ
イミング制御回路１２０を含むことである。
マイクロプロセツサ（MPU）１０は例えば、
16ビツト・マイクロプロセツサであるIntel社の
商品型番iAPX−86であり、CRTC２０は日立製
作所社の商品型番HD46505SP−２である。
CRTC２０はCRT８０で表示をつくるための
種々の動作条件、例えば水平周期、水平走査線の
数、各走査線でアクセスされるべき記憶ブロツク
の数をMPU１０によつて初期設定可能である。
第３図のリフレツシユ・メモリを用いる従来の場
合、各走査線でアクセスされる記憶ブロツクの数
は45に設定されていたが、第４図のリフレツシ
ユ・メモリを用いる本発明の実施例の場合、各走
査線でアクセスされる記憶ブロツクの数は６４に
設定される。しかし本発明の場合は、CRT８０
の水平周期と各水平走査線でのリフレツシユ・メ
モリ・アクセス時間とのタイミングが合わなくな
る問題がある。即ち、12インチCRT８０に720×
512ドツトを表示するのに適した動作条件では水
平周期THは例えば45.6μsである。一方、表示期間
に各線セグメント毎に１つの記憶ブロツクをアク
セスして表示するのに800nsかかるから、実際に
表示されるべき45個の記憶ブロツクのアクセス時
間は800ns×45＝36μsとなり、残りの時間45.6−
36＝9.6μsは残りの19個の記憶ブロツクをアクセ
スするのに不十分である。換言すれば、各水平周
期の表示期間をTD、非表示期間をTBとし、第４
図のようにＭ＝45、Ｎ＝64にしたときは〔TD／
Ｍ〕＞〔TB／（Ｎ−Ｍ）〕となり、CRTC２０のリ
フレツシユ・メモリ・アクセス速度が一定の場合
は各水平走査線で64個の記憶ブロツクをアクセス
できないことになる。
本発明はタイミング制御回路１２０により、表
示期間TDと非表示期間TBとでCRTC２０への基
本クロツクCLKの周波数を切換える。この例で
は、CRTC２０へのクロツクCLKはTDの期間に
周期800ns（周波数1.25MHz）にされ、TBの期間に
周期400ns（周波数2.5MHz）にされる。CRTC２
０はクロツク信号CLKの１周期で１つの記憶ブ
ロツクをアクセスするから、記憶ブロツクは非表
示期間に表示期間の２倍の速度でアクセスされ
る。従つて非表示期間には19個の記憶ブロツクが
400ns×19＝7.6μsでアクセスされる。従つて
CRTC２０は各水平走査において36μs＋7.6μs＝
43.6μsで64個の記憶ブロツクをアクセスする。
CRTC２０はクロツク・パルスCLKの数によつ
てアクセスされた記憶ブロツクの数を判定する。
なお、水平周期の残りの時間45.6μs−43.6μs＝
2μsは同期のために用いられる。
第６図はタイミング制御回路１２０、第７図は
その動作波形を示している。発振回路（OSC）
３０は20MHzの信号を発生し、この信号は分周回
路１４０，１５０によつて夫々周期400ns、800ns
のクロツク信号に変換される。周期800nsのクロ
ツク信号は第７図の波形Ａに示され、周期400ns
のクロツク信号は波形Ｂに示されている。レジス
タ１６０には、表示期間TDの間に45個の記憶ブ
ロツクをアクセスするのに必要な800nsのクロツ
ク・パルス数45がプリセツトされ、このカウント
値は各表示期間TDの開始前にロード・パルスに
よつてカウンタ１７０にロードされる。ロード・
パルス発生回路１８０はCRTC２０から発生され
る水平同期信号HS（波形Ｃ）及び周期400nsのク
ロツク信号を受取り、波形Ｄに示すように、水平
同期信号HSの立下りを起点として800nsの後に持
続時間800nsの低レベルを発生し、ロード・パル
スを与える。波形ＣのTHは１水平周期の長さを
示している。
カウンタ１７０にロードされたカウント値は
800nsのクロツク・パルスによつてカウント・ダ
ウンされる。カウンタ１７０はカウント値がロー
ドされたとき高レベル発生し、０までカウント・
ダウンされたとき低レベルを発生する（波形Ｅ）。
カウンタ出力はインバータ回路I1を介してAND
回路A1に印加されると共にAND回路A2に印加さ
れる。AND回路A1，A2は夫々400ns、800nsのク
ロツク・パルスをもう１つの入力として受取る。
従つて、カウンタ１７０の出力が高レベルの間は
800nsのクロツク・パルスがOR回路を介して
CRTC２０へゲートされ、低レベルの間は400ns
のクロツク・パルスがCRTC２０へゲートされ
る。従つて、CRTC２０には、波形Ｆのクロツク
信号CLKが印加される。従つて、各走査線で表
示されるベき45個の記憶ブロツクは800nsのクロ
ツク・パルスで読取られ、残りの19個の記憶ブロ
ツクは400nsのクロツク・パルスで読取られる。
カウンタ１７０の出力はインバータＩ２により反
転され、ビデオ制御回路へブランキング信号とし
て供給される（波形Ｇ）。従つて、各走査線周期
のうち45個の記憶ブロツクが読取られる期間TD
（36μs）には表示が許され、残りの期間TB（9.6μs）
には表示が禁止される。
CRTC２０は表示開始アドレス・レジスタ
DSAR（第５図）を有し、このレジスタDSARに
は、最初の水平走査において最初にアクセスされ
るべきリフレツシユ・メモリ記憶ブロツクのアド
レスがMPU１０からセツトされる。CRTC２０
は表示開始アドレス・レジスタDSARにセツトさ
れたアドレスを起点として記憶ブロツクを連続的
にアドレスする。この例では、CRTC２０は64×
512個の記憶ブロツクを連続的にアドレスする。
第４図のように64×1024の記憶ブロツクを有する
リフレツシユ・メモリ１００を用い、そのうちの
45×512の記憶ブロツクを表示する場合はＸ、Ｙ
両方向で余分のメモリ・スペースが得られ、従つ
て表示開始アドレス・レジスタDSARの起点アド
レスを変えることによりＸ、Ｙ両方向で簡単にス
クロールを得ることができる。Ｘ方向の64個の記
憶ブロツクは６ビツトで指定でき、Ｙ方向の1024
行は10ビツトで指示できるから、任意の記憶ブロ
ツクは、Ｘの６ビツトを下位に置きＹの10ビツト
を上位に置いた16ビツトで指定できる。従つて、
起点アドレス・ビツトをオール・ゼロにしたとき
は第４図の領域１１０が表示され、起点アドレス
の上位10ビツトをオール・ゼロにし下位ビツトの
値を変えたときはＸ方向にスクロールされ、下位
６ビツトをオール・ゼロにし上位ビツトの値を変
えたときはＹ方向にスクロールされ、両方変えた
ときは斜め方向にスクロールされる。
【図面の簡単な説明】
第１図は従来のグラフイツク・デイスプレイ・
システム構成を示す図、第２図は15インチCRT
に対する従来のリフレツシユ・メモリを示す図、
第３図は12インチCRTに対する従来のリフレツ
シユ・メモリを示す図、第４図は12インチCRT
に対する本発明によるリフレツシユ・メモリの記
憶構成を示す図、第５図は本発明のグラフイツ
ク・デイスプレイ・システム構成を示す図、第６
図はタイミング制御回路を示す図、及び第７図は
第６図のタイミング制御回路の動作波形図であ
る。

Claims (1)

  1. 【特許請求の範囲】 １ 各走査線毎にＭ個（ここで、Ｍは２のべき乗
    によつて表わされない１よりも大きい整数）の線
    セグメントを表示するラスタ走査型デイスプレイ
    装置と、 夫々１つの上記線セグメントに対するビデオ・
    データを記憶しうる記憶ブロツクを、上記デイス
    プレイ装置の各走査線当りＮ個（ここで、ＮはＭ
    よりも大きく且つ２のべき乗によつて表わされる
    整数）有し、且つ１つの走査線のＮ個の記憶ブロ
    ツクが順次アクセスされ、続いて次の走査線のＮ
    個の記憶ブロツクが順次アクセスされるように上
    記記憶ブロツクに連続するアドレスが割当てられ
    ているリフレツシユ・メモリと、 各走査線周期の表示期間にＭ個の記憶ブロツク
    をアクセスし非表示期間に残りの（Ｎ−Ｍ）個の
    記憶ブロツクをアクセスする手段と、 各走査線周期においてＭ個の記憶ブロツクがア
    クセスされたことを検出するカウンタ手段を含
    み、該検出に応答して残りの（Ｎ−Ｍ）個の記憶
    ブロツクのアクセスの間上記デイスプレイ装置へ
    の当該記憶ブロツクの送出を禁止する制御手段と
    を有する、 グラフイツク・デイスプレイ・システム。 ２ 各走査線周期の表示期間をTD、非表示期間
    をTBとしたとき、〔TD／Ｍ〕＞〔TB／（Ｎ−Ｍ）〕
    であり、上記制御手段は期間TBの間に（Ｎ−Ｍ）
    個の記憶ブロツクのアクセスを完了するように上
    記カウンタ手段に応答して上記アクセス手段への
    クロツク周波数を切換えることを特徴とする特許
    請求の範囲第１項に記載のグラフイツク・デイス
    プレイ・システム。
JP58028635A 1983-02-24 1983-02-24 グラフイツク・デイスプレイ・システム Granted JPS59159196A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP58028635A JPS59159196A (ja) 1983-02-24 1983-02-24 グラフイツク・デイスプレイ・システム
KR1019830003534A KR860001450B1 (ko) 1983-02-24 1983-07-29 그래픽 디스플레이 시스템
US06/542,327 US4617564A (en) 1983-02-24 1983-10-17 Graphic display system with display line scan based other than power of 2 refresh memory based on power of 2
PH29953A PH23858A (en) 1983-02-24 1983-12-09 Graphic display system with display line scan based other than power of 2 refresh memory based on the power of 2
EP83113164A EP0120142B1 (en) 1983-02-24 1983-12-28 Graphic display system
DE8383113164T DE3380712D1 (en) 1983-02-24 1983-12-28 Graphic display system
BR8400757A BR8400757A (pt) 1983-02-24 1984-02-20 Dispositivo de representacao grafica
HK204/90A HK20490A (en) 1983-02-24 1990-03-15 Graphic display system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58028635A JPS59159196A (ja) 1983-02-24 1983-02-24 グラフイツク・デイスプレイ・システム

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4755810A (en) * 1985-04-05 1988-07-05 Tektronix, Inc. Frame buffer memory
US4769637A (en) * 1985-11-26 1988-09-06 Digital Equipment Corporation Video display control circuit arrangement
US4780709A (en) * 1986-02-10 1988-10-25 Intel Corporation Display processor
JP2829958B2 (ja) * 1988-01-27 1998-12-02 ソニー株式会社 タイトル画像挿入装置
GB9021920D0 (en) * 1990-10-09 1990-11-21 Texas Instruments Ltd Improvements in or relating to raster-scanned displays
US5170251A (en) * 1991-05-16 1992-12-08 Sony Corporation Of America Method and apparatus for storing high definition video data for interlace or progressive access
KR950005650B1 (ko) * 1992-10-29 1995-05-27 대우전자주식회사 어드레스 변환 방법 및 장치
DE69430982T2 (de) * 1993-12-09 2003-03-13 Sun Microsystems, Inc. Verschachtelung von Bildelementdaten für eine Darstellungspeicherschnittstelle
US5596376A (en) * 1995-02-16 1997-01-21 C-Cube Microsystems, Inc. Structure and method for a multistandard video encoder including an addressing scheme supporting two banks of memory
JP4181645B2 (ja) * 1996-02-29 2008-11-19 富士通株式会社 データ処理装置
AU2003206122A1 (en) * 2003-02-03 2004-08-30 Panchapagesa Muthuswamy Murali A process of preparing a herbal filler composition for bidi cigarette and the like
KR100859252B1 (ko) * 2004-06-23 2008-09-18 산요덴키가부시키가이샤 메모리
JP4714590B2 (ja) * 2006-01-23 2011-06-29 パトレネラ キャピタル リミテッド， エルエルシー メモリ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3916402A (en) * 1973-12-17 1975-10-28 Ibm Synchronization of display frames with primary power source
JPS5858674B2 (ja) * 1979-12-20 1983-12-26 日本アイ・ビ−・エム株式会社 陰極線管表示装置
JPS5756885A (en) * 1980-09-22 1982-04-05 Nippon Electric Co Video address control device
JPS602669B2 (ja) * 1980-12-24 1985-01-23 松下電器産業株式会社 画面表示装置
US4435703A (en) * 1981-07-06 1984-03-06 Data General Corporation Apparatus and method for simultaneous display of characters of variable size and density

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Publication number Publication date
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