JPS6439536U - - Google Patents
Info
- Publication number
- JPS6439536U JPS6439536U JP13486687U JP13486687U JPS6439536U JP S6439536 U JPS6439536 U JP S6439536U JP 13486687 U JP13486687 U JP 13486687U JP 13486687 U JP13486687 U JP 13486687U JP S6439536 U JPS6439536 U JP S6439536U
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- circuit
- decoder circuit
- monitor
- signal output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Debugging And Monitoring (AREA)
Description
第1図はこの考案の一実施例によるモニタ装置
を示す構成図、第2図は従来のモニタ装置を示す
図である。図において、1はコンピユータ、2は
集積回路、3はデコーダ回路、4は第1のモニタ
回路、5は第2のモニタ回路、6は入出力回路、
7はデバツグ装置、イはデータバス、ロはアドレ
ス、ハは制御信号、ニは第1の制御信号、ホは第
2の制御信号である。なお、図中同一符号は同一
又は相当部分を示す。
を示す構成図、第2図は従来のモニタ装置を示す
図である。図において、1はコンピユータ、2は
集積回路、3はデコーダ回路、4は第1のモニタ
回路、5は第2のモニタ回路、6は入出力回路、
7はデバツグ装置、イはデータバス、ロはアドレ
ス、ハは制御信号、ニは第1の制御信号、ホは第
2の制御信号である。なお、図中同一符号は同一
又は相当部分を示す。
Claims (1)
- コンピユータにより出力するアドレス及び制御
信号をデコードして、集積回路の第1の制御信号
及び第2の制御よ信号を出力するデコーダ回路と
、前記第1の制御信号及び第2の制御信号により
動作する集積回路と、前記デコーダ回路より出力
される第1の制御信号により入力データを記憶・
表示する第1のモニタ回路と、前記デコーダ回路
より出力される第2の制御信号により出力データ
を記憶・表示する第2のモニタ回路とを備えたモ
ニタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13486687U JPS6439536U (ja) | 1987-09-03 | 1987-09-03 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13486687U JPS6439536U (ja) | 1987-09-03 | 1987-09-03 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6439536U true JPS6439536U (ja) | 1989-03-09 |
Family
ID=31393997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13486687U Pending JPS6439536U (ja) | 1987-09-03 | 1987-09-03 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6439536U (ja) |
-
1987
- 1987-09-03 JP JP13486687U patent/JPS6439536U/ja active Pending